8位二进制加减计数器[精品]

8位二进制加减计数器[精品] 题目三:设计一个8位二进制加/减计数器，并仿真验证其功能。(2班1组)(要求:输入一个8位的矢量数值，在使能开关的控制下，可以实现自加或自减的循环计数) 1、设计思路:根据设计题目可知我们所设计的是一个计数器，可知它必须有一个时钟信号，还需要有一个使能端en和一个置数端m。当en为1并且m为1时，把m送给输出端，如果m=0，则开始计数;如果en=0时则保持不变。同时还要有一个加减使能端k，功能为当k=1时实行加法计数，k=0时实行减法计数。 2、VHDL程序 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity cnt_8 is port ( clk: in STD_LOGIC; --时钟输入端口 k:in STD_LOGIC; --加减控制输入端口 clr:in STD_LOGIC; --清零端口 en:in STD_LOGIC; --使能控制端口 m:in STD_LOGIC; --置数控制端口 n:in STD_LOGIC_VECTOR (7 downto 0); --置数输入 q: out STD_LOGIC_VECTOR (7 downto 0) --数值输出 ); end cnt_8; architecture cnt_8_arch of cnt_8 is signal qq:std_logic_vector(7 downto 0); begin process(clk,clr,k,n) begin if m='1' then qq<=n; --检测是否允许置数 elsif clr='1' then --检测是否清零 qq<="00000000"; elsif clk'event and clk='1' then --检测时钟上升沿 if en='1' then --允许计数 if k='1' then --加法计数 qq<=qq+'1'; else qq<=qq-'1'; --减法计数 end if; end if; end if ; end process; process(qq) begin q<=qq; --将计数值向端口输出 end process; end cnt_8_arch; 3、仿真波形(图片) 4、程序: 在程序设计中，当置数控制端口fr为高电平时，允许为该计数器置初值，把置数端口yz的值附给计数器，即高电平时有效。如果clr='1'，则将对计数器清零，即复位;当fr为低电平时，如果clr为"0'，则看是否有时钟上升沿，此时如果有时钟信号，又测得en='1'，同时k='1'，则允许加法计数;如果有时钟信号，又测得en='1'，同时测得k='0'，则减法计数。如果测得en='0',则跳出if语句，使qq保持原值，并将所计数的数值向输出端口输出。