用VHDL程序设计一个 十六进制计数器

用VHDL程序一个十六进制计数器1﹑用VHDL程序设计一个带有计数使能（ENA）和清零（CLR）的十六进制计数器要求：设计思想﹑源程序﹑RTL图﹑波形图源程序：LIBRARYIEEE;USECNT16ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDCNT16;ARCHITECTUREONEOFCNT16ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟信号的高电平IFENA='1'THENIFCQI="1111"THENCQI<="0000";CARRY_OUT<='1';ELSECQI<=CQI+'1';CARRY_OUT<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDONE;RTL图：波形图：CTRL+A全选可调整字体属性及字体大小-CAL-FENGHAI.NetworkInformationTechnologyCompany.2020YEAR