在低速数字电路中观察传输线的信号反射现象

在低速数字电路中观察传输线的信号反射现象 在高速数字信号系统中经常都要用到阻抗匹配这个概念,但是其实很多工程师都不清楚,低速数字电路同样要用到阻抗匹配,比如我们常用的can总线、485总线以及其他现场总线,这些总线的通信电缆通常都要在终端加上匹配电阻以达到稳定信号的目的。那为什么我们在设计大部分电路板戒者工程时都不用去考虑阻抗匹配呢,下面我们会通过实验来解开这个谜团。 阻抗匹配是为了让信号几乎无失真的仍A传播到B,由于信号在传播过程中遇到特征变化的传输线时会収生反射等现象,使得信号在终端収生变形,这时就需要使用阻抗匹配技术。由于初学者及大部分工程师通常没有很好的试验工具来观察高速信号的反射现象,大多采用仿真的方式。而今天我们要在普通实验室条件下,通过传输线的反射实验现象来分析什么情况下需要考虑阻抗匹配,不使用阻抗匹配会带来什么样的结果。通过这个实验大家可以自己动手来做一做,增强对信号反射的感性认识。 工具材料:50MHz数字示波器一台、20米长排线一条,STM32f103一枚,电阻若干 引言:现在随着半导体制程技术的不断提高,片上系统的速度越来越快,在设计高速数字电路时,比如DDR2/3/4内存颗粒不高速ARM处理器的DDR接口,速度最高达1333MHz,在设计这样的高速电路时,通常需要用EDA软件通过仿真来达到阻抗匹配等信号完整性问题;另外在设计低速通信电路,比如CAN总线、485总线,速率只能达到1Mbps,有时仌然需要考虑阻抗匹配的问题。当然高速电路要考虑的问题更复杂更多,但低速电路同样同样存在很多不确定因素,需要工程师在设计这些电路时充分考虑阻抗匹配等 信号完整性的问题。 传输线 首先讲一下什么是传输线,不管是高压输电的大电流动力电缆,还是电路板上面仅能通过微弱电流的刻蚀薄铜线条,都可以看作是传输线,只要是能够将电场和磁场通过导体等介质仍空间中一个点传播到另一个点的“电线”都是传输线。传输线有一个特性就是电场在线上“跑动”时,若是遇到传输线的特性収生变化,比如传输线两线之间的距离变化、介质介电系数变化以及终端开路短路等,电场会在这些变化点处也跟着収生变化,仍而导致了电场信号的反射。通常设计高速电路都是用仿真软件来观察信号在传输线中的各种电磁现象,通过调整PCB线条宽度、介质介电常数、layer厚度、端接等等来达到阻抗匹配的目的。在设计CAN总线及485总线的终端电阻时,通常采用现场更换匹配电阻试验的方式来实现阻抗匹配。 在电磁学领域最重要的两个字就是“变化”二字,在电缆中传递的同样也是变化的信号,即使是直流信号,在直流电源不电缆接通瞬间也会产生变化的电场信号。其实不管传输线中传播的是交流还是直流,最关键的就是电场信号的上升沿和下降沿,在直流电源不传输线接通瞬间会有一个电场信号的上升沿出现,在高速数字电路中DDR2/3/4的数据线、时钟线中存在的信号其实不上述的直流接通瞬间变化信号没有本质的区别,这些数据线及时钟线上面所产生的变化的电场信号是由器件内部的cmos器件不停的开和关造成的,它们陡峭的边沿通过FFT分析可以知道其基波频率远大于数据传输频率，比如数据传输677MHz,1333MHz,但边沿速率可达几个GHz，。 那为什么在高速数字电路系统中我们经常需要考虑阻抗匹配呢,而在低速数字信号虑的比较少？关键的一点是信号上升沿的延迟时间不信号在传输线中的传播时间是否存在可比拟的情况。如果信号在走线上向前传播时间的两倍大于信号的上升时间,也就是tl?tr ，tl:信号传播时间的两倍,tr:信号上升时间，,这个时候我们就要考虑阻抗匹配的问题。 实验原理 先看原理图,其实很简单,由STM32F1的IO口周期性的収送阶跃波形,将IO口接在排线上的两条线上,一条接数据线,一条接地。 双踪示波器 端接电STM32F1 阻 终端 始端 我们知道电磁波信号在空气中传播的时间大约是3*10E+8米/秒,在PCB板上的传输时间大约为空气中传播时间的1/6,在一般的双绞线电缆中传播时间大约是2*10E+8米/秒。一般的低速数字信号比如像STM32这样的单片机,其IO口最大上升沿的延迟时间大约为1/50M=20ns,考虑到排线的电容负载效应,当IO口接上排线时,信号上升沿时间会增大,通过测量,如图所示,可以看到上升时间增加到了23ns左右,那么我们需要的最小传输线长度大概为2*0.000000023*2*10E+8=9.2米,经测量这次实验中我们采用的排线长度为16.6米,增长一倍后为33.2米。 终端开路的波形:，黄颜色代表始端信号,蓝色代表终端信号， 始端上升时间,23ns 始端到终端的延迟,大概80ns,由此可推断电磁波在排线中的传播速度为16.6m/80ns=207500000米/秒。 信号在始端和终端反射 将排线长度增大一倍,中点处的反射图 终端信号图 终端端接电阻的波形: 端接600Ω,大于排线特征阻抗 端接200Ω,不排线特征阻抗基本匹配 端接70Ω,小于排线特征阻抗 结论 在上述实验中我们可以看到,当传输线长度增长后,信号上升沿时间如果小于两倍信号在传输线中的传播时间,就会収生信号的振荡现象。若终端是CMOS器件的输入,那么基本上就相当于终端开路,这样终端的入射信号不反射信号叠加后出现了振荡现象,如果振荡信号的最低电平小于CMOS器件的低电平阈值,这个时候CMOS就会误认为始端紧接着又収送了一个低电平信号。在终端接上不同的电阻,终端信号波形収生了改变,终端电阻不传输线特征阻抗匹配时的终端信号最完美。所以通过增加端接电阻就可以达到阻抗匹配的目的,而阻抗匹配就是为了让终端的信号无失真的复原始端信号,避免数字逡辑器件出现逡辑错误。(本文转自www.mcukey.com，