南京工程学院—电子设计自动化EDA— 公选课报告

公选课 2012-2013学年 第一学期 课程名称    电子设计自动化EDA    代  号        109              班    级      电力102              学    号      2401067xx            姓    名      x  x                  指导教师      杨  雪              实训时间  2012.09  - - 2012 .11    目录 项目一 protell99se的学习………………………………………2 1.1      protell99se软件介绍     ………………………………………………… 2 1.2    电路原理图的设计     ………………………………………………… 4 1.3    印制电路板的设计              ………………………………………5 项目二  maxplus2的学习          ……………………………………7 2 .1    maxplus2软件介绍         ……………………………………7 2 .2      VHDL 语言初步                    ………………………………8 2 .3    mux21的设计  ………… ………………………………………8 2 .4      VHDL设计 D触发器  …………………………………………………10 2 .5      VHDL设计4位加法器…………………………………………………14 项目一    PROTELL99SE 的学习  1．1 protell99se软件介绍 1．1．1 Protel 99 SE主要由原理图设计系统、印制电路板设计系统两大部分组成。 Protel 99 SE主窗口 .1．1．2 电路原理图的设计即用Protel 99 SE的原理图设计系统来绘制电路原理图。原理图设计的步骤 1．1．3印制电路板的设计即利用Protel 99 SE的PCB设计系统来完成印制电路板图的绘制。 1.2 电路原理图的设计 1.3 印制电路板的设计 项目二  maxplus2的学习 2.1 maxplus2软件介绍 2.2    VHDL 语言初步 Very high speed integrated  Hardware Description Language (VHDL) ? 是IEEE、工业硬件描述语言 ? 用语言的方式而非图形等方式描述硬件电路 ? 容易修改 ? 容易保存 ? 特别适合于设计的电路有： ? 复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地址译码器…... ? 状态机 ? 等等…….. VHDL有过两个标准： ? IEEE Std 1076-1987 (called VHDL 1987) ? IEEE Std 1076-1993 (called VHDL 1993) VHDL 描述 ? 输入端口 ? 输出端口 ? 电路的行为和功能 通过实例学VHDL 1．用VHDL设计一个2选1多路通道 2．用VHDL设计一个D触发器 3．用VHDL设计4位加法器 2.3  mux21的设计 library ieee; use ieee.std_logic_1164.all; entity mux21 is port(a,b:in std_logic ; s:in std_logic  ; y:out std_logic  ); end mux21; architecture one of mux21 is begin y<=a when s='0' else b  ; end； 2.4 VHDL设计 D触发器 library ieee; use ieee.std_logic_1164.all; entity dff2 is PORT ( d, clk : IN  std_logic;                          q: out std_logic  );          END  ;                        ARCHITECTURE one OF dff2 IS signal  sig: std_logic;        BEGIN process(clk) BEGIN if  clk'event and clk='1' then                            sig<= d ;                        end if; q <=  sig  ;                          END  process ; END  ; library ieee; use ieee.std_logic_1164.all; entity dff3 is PORT ( d, clk : IN  std_logic;                          q: out std_logic  );          END  ;                        ARCHITECTURE one OF dff3 IS signal  sig: std_logic;        BEGIN process(clk) BEGIN if  clk'event and clk='0' then                            sig<= d ;                        end if; q <=  sig  ;                          END  process ; END  ; 2.5      VHDL设计4位加法器 library ieee; use  ieee.std_logic_1164.all; use  ieee.std_logic_unsigned.all; entity add4 is PORT ( cin: IN  std_logic; a,b : IN  std_logic_vector(3 downto 0);  s  : out  std_logic_vector(3 downto 0);                        cout: out std_logic  );          END  ;                        ARCHITECTURE one OF add4 IS signal  sint: std_logic_vector(4 downto 0);  signal  aa,bb: std_logic_vector(4 downto 0);      BEGIN aa<= '0' & a; bb<= '0' & b; sint<=aa+bb+cin; s<=sint(2 downto 0); cout<=sint(4); END  ;