ARM9嵌入式系统设计基础课后答案全解

****************************************************************************************** 第一章 1.简述嵌入式的定义 以应用为中心、以计算机技术为基础，软件硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。 2. 举例说明嵌入式系统的“嵌入性”、“专用性”、“计算机系统”的基本特征。 按照嵌入式系统的定义，嵌入式系统有3个基本特点，即“嵌入性”、“专用性”与“计算机”。 “嵌入性”由早期微型机时代的嵌入式计算机应用而来，专指计算机嵌入到对象体系中，实现对象体系的智能控制。当嵌入式系统变成一个独立应用产品时，可将嵌入性理解为内部嵌有微处理器或计算机。 “计算机”是对象系统智能化控制的根本保证。随着单片机向MCU、SoC发展，片内计算机外围电路、接口电路、控制单元日益增多，“专用计算机系统”演变成为“内含微处理器”的现代电子系统。与传统的电子系统相比较，现代电子系统由于内含微处理器，能实现对象系统的计算机智能化控制能力。 “专用性”是指在满足对象控制要求及环境要求下的软硬件裁剪性。嵌入式系统的软、硬件配置必须依据嵌入对象的要求，成专用的嵌入式应用系统。 3. 简述嵌入式系统发展各阶段的特点。 （1）无操作系统阶段：使用简便、价格低廉；（2）简单操作系统阶段：初步具有了一定的兼容性和扩展性，内核精巧且效率高，大大缩短了开发周期，提高了开发效率。 （3）实时操作系统阶段：系统能够运行在各种不同类型的微处理器上，具备了文件和目录管理、设备管理、多任务、网络、图形用户界面Graphic User Interface，GUI）等功能，并提供了大量的应用程序接口Application Programming Interface，API），从而使应用软件的开发变得更加简单。 （4）面向Internet阶段：进入21世纪，Internet技术与信息家电、工业控制技术等的结合日益紧密，嵌入式技术与Internet技术的结合正在推动着嵌入式系统的飞速发展 4.简述嵌入式系统的发展趋势。 （1）新的微处理器层出不穷，精简系统内核，优化关键算法，降低功耗和软硬件成本。（2）Linux、Windows CE、Palm OS等嵌入式操作系统迅速发展。（3）嵌入式系统的开发成了一项系统工程，开发厂商不仅要提供嵌入式软硬件系统本身，同时还要提供强大的硬件开发工具和软件支持包。 5.简述SOC和IP核的区别。 SOC是指在单芯片上集成数字信号处理器、微控制器、存储器、数据转换器、接口电路等电路模块，可以直接实现信号采集、转换、存储、处理等功能。IP核是指具有知识产权的、功能具体、接口规范、可在多个集成电路设计中重复使用的功能模块，是实现系统芯片（SOC）的基本构件。 6. 简述嵌入式计算机系统硬件层的组成和功能。 硬件层中包含嵌入式微处理器、存储器（SDRAM、ROM、Flash等）、通用设备接口和I/O接口（A/D、D/A、I/O等）。 （1）嵌入式微处理器是嵌入式系统硬件层的核心，嵌入式微处理器将通用CPU中许多由板卡完成的任务集成到芯片内部，从而有利于系统设计趋于小型化、高效率和高可靠性 （2）嵌入式系统的存储器包含Cache、主存储器和辅助存储器，用来存放和执行代码。 （3）与外界交互所需要的通用设备接口 7. 简述cache的功能与分类。 （1）Cache是一种位于主存储器和嵌入式微处理器内核之间的快速存储器阵列，存放的是最近一段时间微处理器使用最多的程序代码和数据。在需要进行数据读取操作时，微处理器尽可能的从Cache中读 取数据，而不是从主存中读取，减小存储器（如主存和辅助存储器）给微处理器内核造成的存储器访问瓶颈，提高微处理器和主存之间的数据传输速率，使处理速度更快，实时性更强 （2）Cache一般集成在嵌入式微处理器内，可分为数据Cache、指令Cache或混合Cache，Cache的存储容量大小依不同处理器而定。 8. 简述嵌入式计算机系统中间层的组成和功能。 中间层也称为硬件抽象层（Hardware Abstract Layer，HAL）或板级支持包（Board Support Package，BSP），位于硬件层和软件层之间，将系统上层软件与底层硬件分离开来。 BSP作为上层软件与硬件平台之间的接口，需要为操作系统提供操作和控制具体硬件的。不同的操作系统具有各自的软件层次结构，BSP需要为不同的操作系统提供特定的硬件接口形式。BSP使上层软件开发人员无需关心底层硬件的具体情况，根据BSP层提供的接口即可进行开发。 BSP是一个介于操作系统和底层硬件之间的软件层次，包括了系统中大部分与硬件联系紧密的软件模块。BSP一般包含相关底层硬件的初始化、数据的输入／输出操作和硬件设备的配置等功能。 9.简述嵌入式计算机系统系统软件层的组成和功能。 系统软件层通常包含有实时多任务操作系统（Real-time Operation System，RTOS）、文件系统、图形用户接口（Graphic User Interface，GUI）、网络系统及通用组件模块组成。 （1）嵌入式操作系统（Embedded Operating System，EOS） EOS负责嵌入式系统的软件、硬件的资源分配、任务调度，控制协调。 （2）文件系统 嵌入式文件系统与通用操作系统的文件系统不完全相同，主要提供文件存储、检索和更新等功能，一般不提供保护和加密等安全机制。 (3）图形用户接口（GUI） GUI使用户可以通过窗口、菜单、按键等方式来方便地操作计算机或者嵌入式系统。 10.简述RTOS的定义与特点。 RTOS是指能够在指定或者确定的时间内完成系统功能和对外部或内部、同步或异步时间做出响应的系统，系统能够处理和存储控制系统所需要的大量数据。 特点：（1）约束性 RTOS任务的约束包括时间约束、资源约束、执行顺序约束和性能约束。 （2）可预测性 可预测性是指RTOS完成实时任务所需要的执行时间应是可知的。（3）可靠性（4）交互性 11. 常用的RTOS调度技术有哪些？各有什么特点？ （1）抢占式调度和非抢占式调度 抢占式调度通常是优先级驱动的调度。每个任务都有优先级，任何时候具有最高优先级且已启动的任务先执行。抢占式调度实时性好、反应快，调度算法相对简单，可优先保证高优先级任务的时间约束，其缺点是上下文切换多。而非抢占式调度是指不允许任务在执行期间被中断，任务一旦占用微处理器就必须执行完毕或自愿放弃，其优点是上下文切换少，缺点是微处理器有效资源利用率低，可调度性不好。 (2）静态表驱动策略和优先级驱动策略 静态表驱动策略是一种离线调度策略，指在系统运行前根据各任务的时间约束及关联关系，采用某种搜索策略生成一张运行时刻表。在系统运行时，调度器只需根据这张时刻表启动相应的任务即可。 优先级驱动策略指按照任务优先级的高低确定任务的执行顺序。优先级驱动策略又分为静态优先级调度策略和动态优先级调度策略。静态优先级调度是指任务的优先级分配好之后，在任务的运行过程中，优先级不会发生改变。静态优先级调度又称为固定优先级调度。动态优先级调度是指任务的优先级可以随着时间或系统状态的变化而发生变化。 12.冯诺依曼结构与哈佛结构各有什么特点？ （1）哈佛结构的主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址、独立访问。 （2）冯·诺依曼结构的计算机由CPU和存储器构成，其程序和数据共用一个存储空间，程序指令存储地址和数据存储地址指向同一个存储器的不同物理位置；采用单一的地址及数据总线，程序指令和数据的宽度相同。程序计数器（PC）是CPU内部指示指令和数据的存储位置的寄存器 13.RISC架构与CISC架构相比有什么优点？ 复杂指令集计算机（Complex Instruction Set Computer，CISC）；精简指令集计算机（Reduced Instruction Set Computer，RISC） RISC优点:(1)结构更加简单合理，从而提高运算效率;(2)优先选取使用频率最高的、很有用但不复杂的指令，避免使用复杂指令;(3)固定指令长度，减少指令格式和寻址方式种类；(4) 指令之间各字段的划分比较一致，各字段的功能也比较规整；(5)采用Load/Store指令访问存储器，其余指令的操作都在寄存器之间进行；(6)增加CPU中通用寄存器数量，算术逻辑运算指令的操作数都在通用寄存器中存取；(7)大部分指令控制在一个或小于一个机器周期内完成；(8)以硬布线控制逻辑为主，不用或少用微码控制；(9)采用高级语言编程，重视编译优化工作，以减少程序执行时间。 14.简述流水线技术的基本概念。 流水线技术的基本概念是将一个重复的时序分解成若干个子过程，而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。 15.试说明指令流水线的执行过程。 在流水线技术中，流水线要求可分成若干相互联系的子过程，实现子过程的功能所需时间尽可能相等。形成流水处理，需要一段准备时间。指令流发生不能顺序执行时，会使流水线过程中断，再形成流水线过程则需要时间。（执行、取操作数、指令译码、取指令） 16.大端存储法与小端存储法有什么不同？对存储数据有什么要求与影响？  小端：较高的有效字节存放在较高的的存储器地址，较低的有效字节存放在较低的存储器地址。 大端：较高的有效字节存放在较低的存储器地址，较低的有效字节存放在较高的存储器地址。 第二章 1、ARM微处理器的特点 A 体积小、低功耗、低成本、高性能； B 支持Thumb(16位)/ARM（犯位）双指令集，能很好地兼容8位/16位器件； C 大量使用寄存器，指令执行速度更快； D 大多数数据操作都在寄存器中完成； E 寻址方式灵活简单、执行效率高。 2、画出ARM体系结构方框图，并说明各部分功能（23） 1．ALU ARM体系结构的ALU与常用的ALU逻辑结构基本相同，由两个操作数锁存器、加法器、逻辑功能、结果及零逻辑构成。ALU的最小数据通路周期包含寄存器读时间、移位器延迟、ALU延迟、寄存器写建立时间、双相时钟间非重叠时间等几部分。 2．桶形移位寄存器 ARM采用了32×32位桶形移位寄存器，左移／右移n位、环移n位和算术右移n位等都可以一次完成，可以有效的减少移位的延迟时间。在桶形移位寄存器中，所有的输入端通过交叉开关（Crossbar）与所有的输出端相连。交叉开关采用NMOS晶体管来实现。 3．高速乘法器 ARM为了提高运算速度，采用两位乘法的方法，2位乘法可根据乘数的2位来实现“加－移位”运算。ARM的高速乘法器采用32×8位的结构，完成32×2位乘法也只需5个时钟周期 4．浮点部件 在ARM体系结构中，浮点部件作为选件可根据需要选用，FPA10浮点加速器以协处理器方式与ARM相连，并通过协处理器指令的解释来执行。 浮点的Load/Store指令使用频度要达到67％，故FPA10内部也采用Load/Store结构，有8个80位浮点寄存器组，指令执行也采用流水线结构。 5．控制器 ARM的控制器采用硬接线的可编程逻辑阵列PLA，其输入端有14根、输出端有40根，分散控制Load/Store多路、乘法器、协处理器以及地址、寄存器ALU和移位器。 6．寄存器 ARM内含37个寄存器，包括31个通用32位寄存器和6个状态寄存器 7、分析ARM11的内核结构（P26） 8、分析cortex-M4处理器内部结构(P33) 14、 ARM微处理器支持哪几种运行模式？各运行模式有什么特点？ 答： 1)用户模式：ARM处理器正常程序执行模式; 2)快速中断模式：用于高速数据传输或通道处理; 3)外部中断模式：用于通用的中断处理; 4)管理模式：操作系统使用的保护模式; 5)数据访问终止模式：当数据或指令预取终止时进入该模式，可用于虚拟存储 及存储保护; 6)系统模式：运行具有特权的操作系统任务; 7)未定义指令中止模式：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。 15、 RM微处理器有哪几种工作状态？各工作状态有什么特点 答：ARM处理器有32位ARM和16位Thumb两种工作状态。在32位ARM状态下执行字对齐的ARM指在16位Thumb状态下执行半字对齐的Thumb指令。 16、 试分析ARM寄存器组织结构图，并说明寄存器分组与功能。 答：1．通用寄存器 通用寄存器（R0～R15）可分成不分组寄存器R0～R7、分组寄存器R8～R14和程序计数器R15 三类。 （1）不分组寄存器R0～R7 不分组寄存器R0～R7是真正的通用寄存器，可以工作在所有的处理器模式下， 没有隐含的特殊用途。 （2）分组寄存器R8～R14 分组寄存器R8～R14取决于当前的处理器模式，每种模式有专用的分组寄存器 用于快速异常处理 （3）程序计数器R15 读程序计数器：读PC主要用于快速地对临近的指令和数据进行位置无关寻址，包括程序中 的位置无关转移。 写程序计数器：写R15的通常结果是将写到R15中的值作为指令地址，并以此地址发生转 移。 2程序状态寄存器 寄存器R16用作程序状态寄存器CPSR（当前程序状态寄存器）。在所有处理器模式下都可 以访问CPSR。 17、 简述程序状态寄存器的位功能 （1）条件码标志 N、Z、C、V（Negative、Zero、Carry、oVerflow）均为条件码标志位（Condition Code Flags），它们的内容可被算术或逻辑运算的结果所改变，并且可以决定某条指令是否被执行。CPSR中的条件码标志可由大多数指令检测以决定指令是否执行。在ARM状态下，绝大多数的指令都是有条件执行的。在Thumb状态下，仅有分支指令是有条件执行的。 通常条件码标志通过执行比较指令（CMN、CMP、TEQ、TST）、一些算术运算、逻辑运算和传送指令进行修改。 条件码标志的通常含义如下： ●  N：如果结果是带符号二进制补码，那么，若结果为负数，则N=1；若结果为正数或0，则N＝0。 ●  Z：若指令的结果为0，则置1（通常表示比较的结果为“相等”），否则置0。 C：可用如下4种方法之一设置： 一－加法（包括比较指令CMN）。若加法产生进位（即无符号溢出），则C置1；否则置0。 一－减法（包括比较指令CMP）。若减法产生借位（即无符号溢出），则C置0；否则置1。 一－对于结合移位操作的非加法／减法指令，C置为移出值的最后1位。 一－对于其他非加法／减法指令，C通常不改变。 ●  V：可用如下两种方法设置，即 一－对于加法或减法指令，当发生带符号溢出时，V置1，认为操作数和结果是补码形式的带符号整数。 一－对于非加法／减法指令，V通常不改变。 （3）控制位 程序状态寄存器PSR（Program Status Register）的最低8位I、F、T和M[4：0]用作控制位。当异常出现时改变控制位。处理器在特    权模式下时也可由软件改变。 ? a．中断禁止位 I：置1，则禁止IRQ中断； F：置1，则禁止FIQ中断。 ? b．T位 T=0  指示ARM执行； T=1  指示Thumb执行。 ? c．模式控制位 M4、M3、M2、Ml和M0（M[4:0]）是模式位，决定处理器的工作模式。 20、ARM体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态？ 答，支持7种类型的异常 异常处理过程：（进入异常）PC→LR，CPRS→SPSR，设置CPSR的运行模式位，跳转 到相应的异常处理程序，（异常返回）LR→PC，SPSR→CPSR，若在进入异常处理时 设置中断禁止位，要在此清楚，复位异常处理程序不需要返回。 Reset＞数据中指＞快速中断请求（ＦＩＱ）＞中断请求（IRQ）＞指令预取中止＞ 未定义指令和软件中止。、 21、简述异常类型的含义 ? （1）复位 ? 当处理器的复位电平有效时，产生复位异常，ARM处理器立刻停止执行当前指令。复位后，ARM处理器在禁止中断的管理模式下，程序跳转到复位异常处理程序处执行（从地址0x00000000或0xFFFF0000开始执行指令）。 ? （2）未定义指令异常 ? 当ARM处理器或协处理器遇到不能处理的指令时，产生未定义指令异常。当ARM处理器执行协处理器指令时，它必须等待任一外部协处理器应答后，才能真正执行这条指令。若协处理器没有响应，就会出现未定义指令异常。若试图执行未定义的指令，也会出现未定义指令异常。未定义指令异常可用于在没有物理协处理器（硬件）的系统上，对协处理器进行软件仿真，或在软件仿真时进行指令扩展。 ? （3）软件中断异常（SoftWare Interrupt，SWI） ? 软件中断异常由执行SWI指令产生，可使用该异常机制实现系统功能调用，用于用户模式下的程序调用特权操作指令，以请求特定的管理（操作系统）函数。 ? （4）指令预取中止 ? 若处理器预取指令的地址不存在，或该地址不允许当前指令访问，存储器会向处理器发出存储器中止（Abort）信号，但当预取的指令被执行时，才会产生指令预取中止异常。 ? （5）数据中止（数据访问存储器中止） ? 若处理器数据访问指令的地址不存在，或该地址不允许当前指令访问时，产生数据中止异常。存储器系统发出存储器中止信号。响应数据访问（加载或存储）激活中止，标记数据为无效。在后面的任何指令或异常改变CPU状态之前，数据中止异常发生。 ? （6）外部中断请求（IRQ）异常 ? 当处理器的外部中断请求引脚有效，且CPSR中的I位为0时，产生IRQ异常。系统的外设可通过该异常请求中断服务。IRQ异常的优先级比FIQ异常的低。当进入FIQ处理时，会屏蔽掉IRQ异常。 ? （7）快速中断请求（FIQ）异常 ? 当处理器的快速中断请求引脚有效，且CPSR中的F位为0时，产生FIQ异常。FIQ支持数据传送和通道处理，并有足够的私有寄存器。 22、简述ARM微处理器处理异常的操作过程。 1、将下一条指令的地址存入相应连接寄存器LR，以便程序在处理异常返回时能从正确的位置重新开始执行。若异常是从ARM状态进入，LR寄存器中保存的是下一条指令的地址（当前PC＋4或PC＋8，与异常的类型有关）；若异常是从Thumb状态进入，则在LR寄存器中保存当前PC的偏移量，这样，异常处理程序就不需要确定异常是从何种状态进入的。例如：在软件中断异常SWI，指令 MOV PC，R14_svc总是返回到下一条指令，不管SWI是在ARM状态执行，还是在Thumb状态执行。 2、将CPSR复制到相应的SPSR中。 3、根据异常类型，强制设置CPSR的运行模式位。 4、强制PC从相关的异常向量地址取下一条指令执行，从而跳转到相应的异常处理程序处。 24、说明存储器映射I/O的特点。 I/O口使用特定的存储器地址，当从这些地址加载（用于输入）或向这些地址存储（用于输出）时，完成I/O功能。加载和存储也可用于执行控制功能，代替或者附加到正常的输入或输出功能。然而，存储器映射I/O位置的行为通常不同于对一个正常存储器位置所期望的行为。例如，从一个正常存储器位置两次连续的加载，每次返回的值相同。而对于存储器映射I/O位置，第2次加载的返回值可以不同于第1次加载的返回值 43、 简述ARM AMBA接口结构与功能。 AMBA有AHB（Advanced High-performance Bus，先进高性能总线）、ASB（Advanced System Bus，先进系统总线）和APB（Advanced Peripheral Bus，先进外围总线）等三类总线。 ? ASB是目前ARM常用的系统总线，用来连接高性能系统模块，支持突发（Burst）方式数据传送。 ? AHB不但支持突发方式的数据传送，还支持分离式总线事务处理，以进一步提高总线的利用效率。特别在高性能的ARM架构系统中，AHB有逐步取代ASB的趋势，例如在ARM1020E处理器核中。 ? APB为外围宏单元提供了简单的接口，也可以把APB看作ASB的余部。 ? AMBA通过测试接口控制器TIC（Test Interface Controller）提供了模块测试的途径，允许外部测试者作为ASB总线的主设备来分别测试AMBA上的各个模块。 ? AMBA中的宏单元也可以通过JTAG方式进行测试。虽然AMBA的测试方式通用性稍差些，但其通过并行口的测试比JTAG的测试代价也要低些。 44.简述ARM JTAG调试接口结构、电路与功能。 ARM JTAG调试接口的结构如图2.7.2所示。它由测试访问端口TAP（Test Access Port）控制器、旁路（Bypass）寄存器、指令寄存器、数据寄存器以及与JTAG接口兼容的ARM架构处理器组成。处理器的每个引脚都有一个移位寄存单元（边界扫描单元（BSC，Boundary Scan Cell）），它将JTAG电路与处理器核逻辑电路联系起来，同时，隔离了处理器核逻辑电路与芯片引脚。所有边界扫描单元构成了边界扫描寄存器BSR，该寄存器电路仅在进行JTAG测试时有效，在处理器核正常工作时无效。 （1）JTAG的控制寄存器 ①测试访问端口TAP控制器对嵌入在ARM处理器核内部的测试功能电路进行访问控制，是一个同步状态机。通过测试模式选择TMS和时钟信号TCK来控制其状态转移，实现IEEE1149.1所确定的测试逻辑电路的工作时序。 ②指令寄存器是串行移位寄存器，通过它可以串行输入执行各种操作的指令。 ③数据寄存器组是一组串行移位寄存器。操作指令被串行装入由当前指令所选择的数据寄存器，随着操作的进行，测试结果被串行移出 第三章 2 简述S3C2410A存储器控制器的特性。  特性： ●  支持小／大端（通过软件选择）。 ●  地址空间：每个bank有128 MB（总共有8个bank，共1 GB）。 ●  除bank0只能是16/32位宽之外，其他bank都具有可编程的访问位宽（8/16/32位）。 ●  总共有8个存储器bank（bank0～bank7）： 一其中6个用于ROM，SRAM等； 一剩下2个用于ROM，SRAM，SDRAM等。 ●  7个固定的存储器bank（bank0～bank6）起始地址。 ●  最后一个bank（bank7）的起始地址是可调整的。 ●  最后两个bank（bank6和bank7）的大小是可编程的。 ●所有存储器bank的访问周期都是可编程的。 ●  总线访问周期可以通过插入外部等待来扩展。 ●  支持SDRAM的自刷新和掉电模式。 3 画出S3C2410A复位后的存储器映射图，并分析不同存储器的地址范围。 （P69-70）        S3C2410A复位后，存储器的映射情况如图3.2.1所示，bank6和bank7对应不同大小存储器时的地址范围参见表3.2.1。 4 试分析复位电路的工作过程。  工作过程：在系统上电时，通过电阻R108向电容C162充电，当C162两端的电压未达到高电平的门限电压时，RESET端输出为高电平，系统处于复位状态；当C162两端的电压达到高电平的门限电压时，RESET端输出为低电平，系统进入正常工作状态。当用户按下按钮RESET时，C162两端的电荷被放掉，RESET端输出为高电平，系统进入复位状态，再重复以上的充电过程，系统进入正常工作状态。 6 简述S3C2410A时钟电路的特点。 特点：产生CPU所需的FCLK时钟信号。AHB总线外围设备所需的HCLK时钟信号，以及APB总线外围设备所需的PCLK时钟信号。微处理器的主时钟可以由外部时钟源提供，也可以由外部振荡器提供。 ●  OM[3:2]=00时，MPLL和UPLL的时钟均选择外部晶体振荡器； ●  OM[3:2]=0l时，MPLL的时钟选择外部晶体振荡器；UPLL选择外部时钟源 ●  OM[3:2]=10时，MPLL的时钟选择外部时钟源；UPLL选择外部晶体振荡器； ●  OM[3:2]=11时，MPLL和UPLL的时钟均选择外部时钟源。 7 S3C2410A的电源管理模块具有哪几种工作模式？各有什么特点？  ●正常模式：在这个模式，由于所有外围设备都处于开启状态，因此功耗达到最大。若不需要定时器，那么用户可以断开定时器的时钟，以降低功耗 ●慢速模式：称无PLL模式，在慢速模式不使用PLL，而使用外部时钟（XTIPLL或EXTCLK）直接作为S3C2410A中的FCLK。在这种模式下，功耗大小仅取决外部时钟的频率，功耗与PLL无关。 ●空闲模式：电源管理模块只断开CPU内核的时钟（FCLK），但仍为所有其他外围设备提供时钟。空闲模式降低了由CPU内核产生的功耗。任何中断请求可以从空闲模式唤醒CPU。 ●掉电模式：电源管理模块断开内部电源。除唤醒逻辑以外，CPU和内部逻辑都不会产生功耗。激活掉电模式需要两个独立的电源，一个电源为唤醒逻辑供电；另一个为包括CPU在内的其他内部逻辑供电，并且这个电源开／关可以控制。在掉电模式下，为CPU和内部逻辑供电的第二个电源将关断。通过EINT[15:0]或RTC报警中断可以从掉电模式唤醒S3C2410A。 13 S3C2410A与配置I/O口相关的寄存器有哪些？各自具有什么功能？  15 简述ARM系统中的中断处理过程。  处理过程：（1）保存现场。(2）模式切换。（3）获取中断服务子程序地址。(4）多个中断请求处理。（5）中断返回，恢复现场。 17 试按功能对S3C2410A的中断源进行分类。 19 简述采用DMA方式进行数据传输的过程。 过程： （1）外设向DMA控制器发出DMA请求。 （2）DMA控制器向CPU发出总线请求信号。 （3）CPU执行完现行的总线周期后，向DMA控制器发出响应请求的回答信号。 （4）CPU将控制总线、地址总线及数据总线让出，由DMA控制器进行控制。 （5）DMA控制器向外部设备发出DMA请求回答信号。 （6）进行DMA传送。 （7）数据传送完毕，DMA控制器通过中断请求线发出中断信号。CPU在接收到中断信号后，转人中断处理程序进行后续处理。 （8）中断处理结束后，CPU返回到被中断的程序继续执行。CPU重新获得总线控制权。 20 简述S3C2410A的DMA控制器功能。 S3C2410A有4个DMA控制器。每个DMA控制器可以处理以下4种情况： （1）源和目的都在系统总线上； （2）源在系统总线上，目的在外围总线上； （3）源在外围总线上，目的在系统总线上； （4）源和目的都在外围总线上。 S3C2410A每个DMA通道有9个控制寄存器，4个通道共有36个寄存器。每个DMA通道的9个控制寄存器中有6个用于控制DMA传输，另外3个用于监控DMA控制器的状态。 21 S3C2410A的DMA通道有几个控制寄存器？各自具有什么功能？  （1）DMA初始化源寄存器（DISRC） DMA初始化源寄存器（DISRC）用于存放要传输的源数据的起始地址。 （2）DMA初始化源控制寄存器（DISRCC） DMA初始化源控制寄存器（DISRCC）用于控制源数据在AHB总线还是APB总线上并控制地址增长方式 3）DMA初始化目标地址寄存器（DIDST）， DMA初始化目标地址寄存器（DIDST）用于存放传输目标的起始地址。 （4）DMA初始化目标控制寄存器（DIDSTC） DMA初始化目标控制寄存器（DIDSTC）用于控制目标位于AHB总线还是APB总线上，并控制地址增长方式。 （5）DMA控制寄存器（DCON） 有4个DMA控制寄存器（DCON）（DCON0～DCON3） （6）DMA状态寄存器（DSTAT） DMA状态寄存器（DSTAT）保存DMA0～DMA3计数寄存器状态。 （7）DMA当前源寄存器（DCSRC） DMA当前源寄存器（DCSRC）用于保存DMAn的当前源地址。n的当前目标地址。 （8）DMA当前目标寄存器（DCDST） DMA当前目标寄存器（DCDST）用于保存DMAn的当前目标地址。 （9）DMA屏蔽触发寄存器（DMASKTRIG） DMA屏蔽触发寄存器（DMASKTRIG）控制DMA0～DMA3触发状态。 第四章 1、简述存储器系统层次结构及特点。    层次结构：组成为6个层次的金字塔形的层次结构， 特点：上面一层的存储器作为下一层存储器的高速缓存。 2、简述cache的分类与功能。 Cache可以分为统一cache和独立的数据／程序cache。 在一个存储系统中，指令预取时和数据读写时使用同一个cache，这时称系统使用统一的cache。如果在一个存储系统中，指令预取时使用的一个cache，数据读写时使用的另一个cache，各自是独立的，这时称系统使用了独立的cache，用于指令预取的cache称为指令cache，用于数据读写的cache称为数据cache。 3、简述MMU的功能。  功能：  （1）虚拟存储空间到物理存储空间的映射。采用了页式虚拟存储管理，它把虚拟地址空间分成一个个固定大小的块，每一块称为一页，把物理内存的地址空间也分成同样大小的页。MMU实现的就是从虚拟地址到物理地址的转换。 （2）存储器访问权限的控制。 （3）设置虚拟存储空间的缓冲的特性。 4、简述内存映射概念。    MMU（Memory Manage Unit, 存储管理单元）在CPU和物理内存之间进行地址转换，将地址从逻辑空间映射到物理空间，这个转换过程一般称为内存映射。 5、简述嵌入式系统内存段、大页、小页、极小页、域的含义。    段（section）大小为1MB的内存块；  大页（Large Pages）大小为64KB的内存块；小页（Small Pages）大小为4KB的内存块；  极小页（Tiny Pages）大小为1KB的内存块。极小页只能以1KB大小为单位不能再细分，而大页和小页有些情况下可以在进一步的划分，大页可以分成大小为16KB的子页，小页可以分成大小为1KB的子页。  MMU中的 域 指的是一些段、大页或者小页的集合。每个域的访问控制特性都是由芯片内部的寄存器中的相应控制位来控制的。例如在ARM嵌入式系统中，每个域的访问控制特性都是由CP15中的寄存器C3中的两位来控制的。 6、简述在嵌入式系统中I/O操作被映射成存储器操作的含义。 I/O操作通常被映射成存储器操作，即输入／输出是通过存储器映射的可寻址外围寄存器和中断输入的组合来实现的。I/O的输出操作可通过存储器写入操作实现；I/O的输入操作可通过存储器读取操作实现。这些存储器映射的I/O空间不满足cache所要求的特性，不能使用cache技术，一些嵌入式系统使用存储器直接访问（DMA）实现快速存储。 7、简述嵌入式系统存储设备的分类。 存储器：1．按在系统中的地位分类，可分为主存储器（Main Memory简称内存或主存）和辅助存储器（Auxiliary Memory，Secondary Memory，简称辅存或外存）。  2．按存储介质分类，可分为磁存储器（Magnetic Memory），半导体存储器、光存储器（Optical Memory）及激光光盘存储器（Laser Optical Disk）。  3．按信息存取方式分类，分为随机存取存储器（Random Access Memory，RAM）和只读存储器（Read Only Memory，ROM）。 8、简述存储器的组织和结构。 存储器的容量是描述存储器的最基本参数。存储器的表示并不唯一，有不同表示方法，每种有不同的数据宽度。在存储器内部，数据是存放在二维阵列存储单元中。阵列以二维的形式存储，给出的n位地址被分成行地址和列地址（n＝r十c）。嵌入式存储器通常由ROM、RAM、EPROM等组成，一般采用存储密度较大的存储器芯片，存储容量与应用的软件大小相匹配。 10、简述NOR Flash与NAND Flash的区别。 区别：  1、NOR Flash把整个存储区分成若干个扇区（Sector），而NAND Flash把整个存储区分成若干个块（Block），可以对以块或扇区为单位的内存单元进行擦写和再编程。  2、NAND Flash执行擦除操作是十分简单的，而NOR型内存则要求在进行擦除前先要将目标块内所有的位都写为0。 3、由于擦除NOR Flash时是以64～128KB为单位的块进行的，执行一个写入／擦除操作的时间为5s，与此相反，擦除NAND Flash是以8～32KB的块进行的，执行相同的操作最多只需要4ms。 4、NOR Flash的读速度比NAND Flash稍快一些，NAND Flash的写入速度比NOR Flash快很多。NAND Flash的随机读取能力差，适合大量数据的连续读取。 5、除了NOR Flash的读，Flash Memory的其他操作不能像RAM那样，直接对目标地址进行总线操作。 6、NOR Flash带有SRAM接口，有足够的地址引脚来寻址，可以很容易地存取其内部的每一个字节。NAND Flash地址、数据和命令共用8位总线/16位总线，每次读写都要使用复杂的I/O接口串行地存取数据，8位总线/16位总线用来传送控制、地址和资料信息。 7、NAND Flash读和写操作采用512B的块，基于NAND的闪存可以取代硬盘或其他块设备。  8、NOR Flash容量通常在1 MB～8MB之间。而NAND Flash用在8MB以上的产品当中。NOR Flash主要应用在代码存储介质中，NAND Flash适用于资料存储。 9、所有Flash Memory器件存在位交换现象，使用NAND Flash的时候，同时使用EDC/ECC（错误探测／错误纠正）算法，以确保可靠性。 10、NAND Flash中的坏块是随机分布的，NAND Flash需要对介质进行初始化扫描以发现坏块，并将坏块标记为不可用。  11、应用程序可以直接在NOR Flash内运行，NOR Flash的传输效率很高，但是很低的写入和擦除速度大大影响了它的性能。NAND Flash结构可以达到高存储密度，并且写入和擦除的速度也很快，应用NAND Flash的困难在于需要特殊的系统接口。  12、在NOR Flash上运行代码不需要任何的软件支持。在NAND Flash上进行同样操作时，通常需要驱动程序（MTD），NAND Flash和NOR Flash在进行写入和擦除操作时都需要MTD。 11、简述Flash存储器在嵌入式系统中的用途。 Flash memory（闪速存储器）是嵌入式系统中重要的组成部分，用来存储程序和数据，掉电后数据不会丢失。但在使用Flash Memory时，必须根据其自身特性，对存储系统进行特殊设计，以保证系统的性能达到最优。 12、简述CF卡的内部结构和工作模式。 CF卡有3种工作模式：PC卡ATA I/O模式、PC卡ATA存储模式和实IDE模式。 结构： 15、简述S3C2410A NAND Flash控制器的基本特性。 特性： ●  NAND Flash模式：支持读／擦除／编程NAND Flash存储器。 ●  自动启动模式：复位后，启动代码被传送到Steppingstone中。传送完毕后，启动代码在Steppingstone中执行。 ●  具有硬件ECC产生模块（硬件生成校验码和通过软件校验）。 ●  在NAND Flash启动后，Steppingstone 4KB内部SRAM缓冲器可以作为其他用途使用。 ●  NAND Flash控制器不能通过DMA访问，可以使用LDM/ STM指令来代替DMA操作。 16、分析S3C2410A NAND Flash控制器内部结构，并简述其功能。 18、简述SDRAM的特点。 SDRAM可读／可写，不具有掉电保持数据的特性，但其存取速度大大高于Flash存储器。在嵌入式系统中，SDRAM主要用做程序的运行空间、数据及堆栈区。当系统启动时，CPU首先从复位地址0x0处读取启动代码，在完成系统的初始化后，程序代码一般应调入SDRAM中运行，以提高系统的运行速度。同时，系统及用户堆栈、运行数据也都放在SDRAM中。微处理器具有刷新控制逻辑，或在系统中另外加入刷新控制逻辑电路，以避免数据丢失。但某些ARM芯片则没有SDRAM刷新控制逻辑，不能直接与SDRAM接口，在进行系统设计时应注意这一点。常用的SDRAM为8位/16位的数据宽度，工作电压一般为3.3V。 规范。 22、简述SD卡的接口。 SD存储卡兼容MMC卡接口规范，采用9芯的接口（CLK为时钟线，CMD为命令／响应线，DAT0～DAT3为双向数据传输线，VDD、Vss1和Vss2为电源和地），最大的工作频率是25MHz，标准SD的外形尺寸是24mm×32mm×2.1mm，SD卡系统支持SD和SPI方式两种通信协议。SD卡在结构上使用一主多从星型拓扑结构。 第五章 1. 分析双向GPIO端口（D0）的功能逻辑图（图5.1.1），简述其工作原理。 DDR设置端口的方向。如果DDR的输出为1，则GPIO端口为输出形式；如果DDR的输出为零，则GPIO端口为输入形式。写入WR—DDR信号能够改变DDR的输出状态。DDR在微控制器地址空间中是一个映射单元。这种情况下，如果需要改变DDR，则需要将恰当的值置于数据总线的第0位（即D0），同时激活WR—DDR信号。读DDR，就能得到DDR的状态，同时激活RD—DDR信号。如果设置PORT引脚端为输出，则PORT寄存器控制着该引脚端状态。如果将PORT引脚端设置为输入，则此输入引脚端的状态由引脚端上的逻辑电路层来实现对它的控制。对PORT寄存器的写操作，需要激活WR—PORT信号。PORT寄存器也映射到微控制器的地址空间。需指出，即使当端口设置为输入时，如果对PORT寄存器进行写操作，并不会对该引脚产生影响。但从PORT寄存器的读出，不管端口是什么方向，总会影响该引脚端的状态。 3. 分析计数式A/D转换器结构图（图5.2.1），简述其工作原理。 计数式A/D转换器结构如图5.2.1所示。其中，Vi是模拟输入电压，VO是D/A转换器的输出电压，C是控制计数端，当C=1（高电平）时，计数器开始计数，C=0（低电平）时，则停止计数。D7～D0是数字量输出，数字输出量同时驱动一个D/A转换器。 4. 分析双积分式A/D转换器工作原理 双积分式A/D转换器对输入模拟电压和参考电压进行两次积分，将电压变换成与其成正比的时间间隔，利用时钟脉冲和计数器测出其时间间隔，完成A/D转换。双积分式A/D转换器主要包括积分器、比较器、计数器和标准电压源等部件，其电路结构图如图5.2.2（a）所示。 5. 分析逐次逼近式A/D转换器结构图（图5.2.3），简述其工作原理。 其工作过程可与天平称重物类比，电压比较器相当于天平，被测电压Ux相当于重物，基准电压Ur相当于电压法码。该具有各种规格的按8421编码的二进制电压法码Ur，根据UxUr，比较器有不同的输出以打开或关闭逐次逼近寄存器的各位。 6. 简述A/D转换器的主要指标。 （1）分辨率（Resolution）分辨率用来反映A/D转换器对输入电压微小变化的响应能力，通常用数字输出最低位（LSB）所对应的模拟输入的电平值表示。（2）精度（Accuracy）精度有绝对精度（Absolute Accuracy）和相对精度（Relative Accuracy）两种表示方法。①绝对精度：在一个转换器中，对应于一个数字量的实际模拟输入电压和理想的模拟输入电压之差并非是一个常数。②相对精度是指整个转换范围内，任一数字量所对应的模拟输入量的实际值与理论值之差，用模拟电压满量程的百分比表示。（3）转换时间（Conversion Time）转换时间是指完成一次A/D转换所需的时间，即由发出启动转换命令信号到转换结束信号开始有效的时间间隔。（4）量程，量程是指所能转换的模拟输入电压范围，分单极性、双极性两种类型。 7. 分析S3C2410A的A/D转换器和触摸屏接口电路，简述其工作原理。 S3C2410A包含一个8通道的A/D转换器，内部结构见图5.2.4，该电路可以将模拟输入信号转换成10位数字编码（10位分辨率），差分线性误差为± 1.0 LSB，积分线性误差为± 2.0 LSB。在A/D转换时钟频率为2.5 MHz时，其最大转换率为500 KSPS（Kilo Samples Per Second，千采样点每秒），输入电压范围是0～3.3V。A/D转换器支持片上操作、采样保持功能和掉电模式。S3C2410A的A/D转换器和触摸屏接口电路如图5.2.4所示 8. 与S3C2410A的A/D转换器相关的寄存器有哪些？各自的功能？ （1）ADC控制寄存器（ADCCON）ADC控制寄存器（ADCCON）是一个16位的可读／写的寄存器，地址为0x5800 0000，复位值为0x3FC4。ADCCON位的功能描述如表5.2.1所列。（2）ADC触摸屏控制寄存器（ADCTSC）ADC触摸屏控制寄存器（ADCTSC）是一个可读／写的寄存器，地址为0x5800 0004，复位值为0x058。ADCTSC的位功能描述如表5.2.2所列。在正常A/D转换时，AUTO_PST和XY_PST都置成0即可，其他各位与触摸屏有关，不需要进行设置。（3）ADC启动延时寄存器（ADCDLY ） ADC启动延时寄存器（ADCDLY）是一个可读／写的寄存器，地址为0x5800 0008，复位值为0x00FF。ADCDLY的位功能描述如表5.2.3所列。（4）ADC转换数据寄存器（ADCDAT0和ADCDAT1）S3C2410A有ADCDAT0和ADCDAT1两个ADC转换数据寄存器。ADCDAT0和ADCDAT1为只读寄存器，地址分别为0x5800 000C和0x5800 0010。在触摸屏应用中，分别使用ADCDAT0和ADCDAT1保存X位置和Y位置的转换数据。对于正常的A/D转换，使用ADCDAT0来保存转换后的数据。 9. 简述ADC控制寄存器（ADCCON）的位功能。 ECFLG，15位：A/D转换状态标志（只读）。0：A/D转换中；1：A/D转换结束 PRSCEN ，14位：A/D转换器前置分频器使能控制。0：禁止；1：使能 PRSCVL ，13-6位：A/D转换器前置分频器数值设置，数值取值范围：1～255。注意：当前置分频器数值为N时，分频数值为N＋1。 SEL_MUX ，5-3位：模拟输入通道选择。000：AIN0；001：AIN1；010：AIN2；011：AIN3；100：AIN4；101：AIN5；110：AIN6；111：AIN7