Proteus单片机仿真实例大全(一)\FPGA 数字电子钟\CPLD专题实习－2009-2010(1)

郑重声明：学号为单号的同学做“题目1”；学号为双号的同学做“题目2”；若要自选题目，必须在专周的第一天（或之前）经过老师的审查。不按以上要求进行设计的，按0分计！总体说明：每个同学单独创建文件夹，自己产生的所有文件一定要存放在该文件夹中，便于自己备份整个目录。要先完成设计题目的基本部分，注意保存备份；再考虑扩展功能的添加、修改程序！自己觉得设计效果较好的版本一定要备份，以防最后改坏代码，导致无法进行验收！仿真波形正确的，尽量进行实验箱的下载验证试验，可以获得更高的验收评分。在专周的最后一天，老师对每个同学单独进行验收评分，内容包括：Max+PlusII基本操作、VHDL语法、实现原理、仿真波形的说明、下载到实验箱测试，等等。可编程器件应用(CPLD)专题实习设计基本要求：对输入脉冲加1计数实时显示计数值，显示方式为4位十进制手动清零按键使能控制按键，可暂停或继续计数有设定值，当实际计数值>=设定值时，LED指示灯亮，否则，LED灯灭。可选的扩展功能：可以对输入脉冲进行加法、减法计数的切换：对减法计数，设置预定值，减到0则用LED指示。设计题目1：4位计数控制器（注：单号的同学做题目1的设计）设计要求（7～15页）1、设计题目、要求2、实验设备：硬件：PC计算机、EDA实验箱软件：Windows操作系统、MAXPLUS软件3、设计分析、#设计#4、设计电路、VHDL编程文件5、仿真波形文件，仿真结果6、实验步骤、实验结果、实习体会计算机实验箱JTAG接口并行接口CPLD芯片时钟电路8个七段数码管LED按键、开关输入外加时钟和开关输入用4个数码管动态扫描显示其余电路都利用CPLD实现138译码器驱动器SEL2SEL1SEL0a-g设计分析——层次化设计设计基本要求：时、分、秒计时，00:00:00～23:59:596位数码显示时间，显示方式为6位十进制有手动清零按键有闹钟功能，可设定闹铃时间，到点发声（实验箱上有蜂鸣器）、LED发光指示，直到手动关闭可选的扩展功能：秒表功能，启动按钮后，从0开始进行秒的计数可以按照12小时和24小时的计时方式切换设计题目2：电子时钟（注：双号的同学做题目2的设计）设计报告要求（7～15页）1、设计题目、要求2、实验设备：硬件：PC计算机、EDA实验箱软件：Windows操作系统、MAXPLUS软件3、设计分析、设计方案4、设计电路、VHDL编程文件5、仿真波形文件，仿真结果6、实验步骤、实验结果计算机实验箱JTAG接口并行接口CPLD芯片时钟电路8个七段数码管LED按键、开关输入外加时钟和开关输入用6个数码管动态扫描显示其余电路都利用CPLD实现138译码器驱动器SEL2SEL1SEL0a-g设计分析——层次化设计