带隙基准源电路与版图设计

题目：带隙基准源电路与版图设计 摘  要 基准电压源具有相对较高的精度和稳定度，它的温度稳定性以及抗噪性能影响着整个系统的精度和性能。模拟电路使用基准源，或者是为了得到与电源无关的偏置，或者为了得到与温度无关的偏置，其性能好坏直接影响电路的性能稳定，可见基准源是子电路不可或缺的一部分，因此性能优良的基准源是一切电子系统设计最基本和最关键的要求之一，而集成电路版图是为了实现集成电路设计的输出。本文的主要目的是用BiCMOS工艺设计出基准源电路的版图并对其进行验证。 本文首先介绍了基准电压源的背景发展趋势及研究意义，然后简单介绍了基准电压源电路的结构及工作原理。接着主要介绍了版图的设计，验证工具及对设计的版图进行验证。 本设计采用40V的0.5u BiCMOS工艺库设计并绘制版图。仿真结果表明，设计的基准电压源温度变化为-40℃~~85℃，输出电压为2.5V及1.25V。最后对用Diva验证工具对版图进行了DRC和LVS验证，并通过验证，表明本次设计的版图符合要求。 关键字 ：BiCMOS，基准电压源，温度系数，版图  Subject: Research and Layout Design Of Bandgap Reference Specialty: Microelectronics Name: Zhong Ting                            (Signature)＿＿＿＿ Instructor: Liu Shulin                          (Signature)＿＿＿＿ ABSTRACT The reference voltage source with relatively high precision and stability, temperature stability and noise immunity affect the accuracy and performance of the entire system. Analog circuit using the reference source, or in order to get the bias has nothing to do with power, or in order to be independent of temperature, bias, and its performance directly affects the performance and stability of the circuit shows that the reference source is an integral part of the sub-circuit, excellent reference source is the design of all electronic systems the most basic and critical requirements of one of the IC layout in order to achieve the output of integrated circuit design. The main purpose of this paper is the territory of the reference circuit and BiCMOS process to be verified. This paper first introduces the background of the trends and significance of the reference voltage source, and then briefly introduced the structure and working principle of the voltage reference circuit. Then introduces the layout design and verification tools to verify the design of the territory. This design uses a 40V 0.5u BiCMOS process database design and draw the layout.The simulation results show that the design of voltage reference temperature of -40 ° C ~ ~ 85 ° C, the output voltage of 2.5V and 1.25V. Finally, the Diva verification tool on the territory of the DRC and LVS verification, and validated, show that the territory of the design meet the requirements. Keywords: BiCMOS，band gap , temperature coefficient, layout 目 录 1 绪论    1 1.1 背景介绍及发展趋势    1 1.2 研究意义    3 1.3 本文主要工作    4 2 基准电压源电路设计    5 2.1 基准电压源的分类及特点    5 2.2 基准电压源的温度特性    7 2.2.1 负温度系数项     7 2.2.2 正温度系数电压    7 2.3 基本原理    8 2.3.1 与温度无关的电路    8 2.3.2.与电源无关的偏置电路    8 2.4 基准电压源电路设计    9 2.4.1 基本原理    9 2.4.2 运放的设计    10 2.4.3 带隙核心电路设计    14 2.5 仿真分析    15 3 版图设计    19 3．1 版图设计的基础    19 3.1.1 集成电路版图设计与掩膜版、制造工艺的关系    19 3.1.2 版图设计的设计规则    20 3.1.3 版图通用设计步骤    23 3.2工艺介绍    25 3.2.1 常见工艺简介    25 3.2.2　BiCMOS工艺    26 3.3 带隙基准电路的版图设计    28 3.3.1　版图的分层及连接    28 3.3.2 版图设计环境介绍    29 3.3.3 器件及总体版图    30 4 版 图 验 证    39 4.1 版图验证概述    39 4.2 验证工具介绍    40 4.2.1 Cadence概述    40 4.2.2 Diva使用介绍    41 4.3  版图的DRC验证    45 4.4  版图的LVS验证    45 5总结    47 致 谢    48 参考文献    49 1 绪论 1.1 背景介绍及发展趋势 基准源是模拟与数字系统中的核心模块之一，它被广泛应用于动态存储（DRAM）、闪存（flash memory）以及其他模拟器件中。其实现方式有电压基准和电流基准。基准电压源是模数转换器(ADC)、数模转换器(DAC)、线性稳压器和开关稳压器、温度传感器、充电电池保护芯片和通信电路等电路中不可缺少的部分，基准电流源主要作为高性能运算放大器等器件或电路的偏置，也可用于LVDS驱动器和Viterbi解码器。基准源需要有稳定的工艺、电压和温度系数，并且不需要随着制造工艺的改变而改变。带隙基准参考源通常是模拟和混合信号处理系统中重要的组成模块，它用来提供高稳定的参考电平和参考电压，对系统的性能起着至关重要的作用。 传统的带隙基准电路利用双极型晶体管的基极—发射极电压Vm的负温度系数和不同电流密度下两个双极型晶体管基极—发射极电压的差值的正温度系数相互补偿，使输出电压达到很低的温度漂移。但实际设计电路中由于运放的失调电压对Vm的影响，Vm与温度的非线性关系，使传统的带隙基准电路在温度系数、功耗、PSRR等方面无法达到现今集成电路设计的要求。随着现代如今，带隙基准源在AD/DA、电源芯片、锁相环、高精度的电压表、电流表、欧姆表等领域有着很广泛的应用。 微电子技术和通信技术的发展，集成电路已进入超深亚微米时代，它的发展继续以高速、高集成度、低功耗为目标。在发展的同时，集成电路逐渐与其它学科和技术相结合,形成新的方向,新的学科或专业,不断改变着传统专业分工的格局，使得SOC系统(System on Chip) 越来越复杂。这对模拟电路基本模块的电压、功耗、精度和速度等, 提出了更高的要求。传统的带隙基准源电路结构渐渐难以适应设计需求。近几年，国内外学者都对传统带隙基准源进行了改进，主要集中降低温度系数，提高了PSRR以及使其能工作在低电源电压下，展现出低功耗、低噪声、低温漂、高精度等特性。 国内外对CMOS工艺带隙基准电压源做了大量的研究，最新的技术进展主要体现在以下几个方面。 (1)低温度系数 低温度系数的电压基准源对于高分辨率的DAC和ADC尤其重要。对于一阶补偿的带隙基准源，温度系数通常可以做到10．60ppm／。C。为了进一步降低带隙基准的温度系数必须做高阶补偿。目前出现的高阶补偿技术包括利用MOS管亚阈区v～I特性的补偿的带隙基准电路、利用电阻的温度特性的曲率校正、指数曲率补偿方法、温度分段补偿方法等。 (2)低电压工作的电压基准源 随着深亚微米集成电路技术的不断发展，集成电路的电源电压越来越低。带隙基准电压在1．2V左右，所以一般的带隙基准源的工作电压至少在1．2V以上。采用特殊电路结构的带隙基准源可以工作在1V左右。采用这些电路结构后主要的工作电压限制通常来自于运放的工作电压，并最终受限于MOS管的阈值电压。 (3)高电源纹波抑制比 随着射频集成电路和数字电路的发展以及带基准源在高频电路应用中的推广，电源抑制比成为了基准源在高频及数模混合电路中的一个重要衡量。在数模混合集成电路中，数字电路的噪声可能对模拟电路产生不利的影响。因此，在混合电路中电压基准源应该在较宽的范围内具有良好的电源电压抑制比性能。 (4)低功耗 低功耗是衡量电路性能好坏的指标之一。作为集成电路的一个基本单元电路，低功耗也一直是基准电压研究发展的一个方向。 集成电路制造工艺主要有双极工艺、CMOS工艺和BiCMOS工艺。用双极型工艺可以制造出速度高、驱动能力强、模拟精度高的器件，但双极型器件在功耗和集成度方面却无法满足系统集成的要求：而CMOS工艺可以制造出功耗高、集成度高和抗干扰能力强的CMOS器件，但其速度低、驱动能力差，在既要求高集成度又要求高速的领域中也无能为力。BiCMOS工艺是把双极型器件和CMOS器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS器件高集成度、低功耗的优点，使其互相取长补短，发挥各自的优点，它给高速、高集成度、高性能的LSI及VLSI的发展开辟了一条新的道路。20世纪80年代初，基准电压源设计使用BiCMOS工艺，融合了CMOS工艺和双极型工艺的优点，使基准源技术获得了飞速发展并在DC—DC集成稳压器、RF电路、A/D转换器等方面得到广泛应用。 1．2 研究意义 基准电压源是指模拟电路或混合信号电路中用作电压基准的具有相对较高精度和稳定度的参考电压源。它的温度稳定性以及抗噪性能影响着整个系统的精度和性能。模拟电路使用基准源，或者是为了得到与电源无关的偏置，或者为了得到与温度无关的偏置，其性能好坏直接影响电路的性能稳定，可见基准源是子电路不可或缺的一部分，因此性能优良的基准源是一切电子系统设计最基本和最关键的要求之一。 带隙基准源由于能工作于低电源电压下， 温度漂移、噪声和PSRR 等性能能够满足大部分系统的要求，所以带隙基准源在集成电路设计中得到了广泛的研究与应用。随着现今IC产业的发展，要求带隙基准源电路工作电压更低，尽可能处于低功耗，保持高精度，低温度系数以及高PSRR抑制比，因此改进带隙基准源电、路成为现今一个很重要的课题。 集成电路版图是根据逻辑电路与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，实现集成电路设计的最终输出。集成电路制造工艺主要有双极工艺、CMOS工艺和BiCMOS工艺。用双极型工艺可以制造出速度高、驱动能力强、模拟精度高的器件，但双极型器件在功耗和集成度方面却无法满足系统集成的要求：而CMOS工艺可以制造出功耗高、集成度高和抗干扰能力强的CMOS器件，但其速度低、驱动能力差，在既要求高集成度又要求高速的领域中也无能为力。 BiCMOS（Bipolar CMOS）工艺是将CMOS和双极器件同时集成在同一块芯片上的技术，其基本思想是以CMOS器件为主要单元电路，而在要求驱动大电容负载之处加入双极器件或电路。因此BiCMOS电路既具有CMOS电路高集成度、低功耗的优点，又获得了双极电路高速、强电流驱动能力的优势。 因此，选择BiCMOS基准电压源作为研究对象具有重要的理论研究意义和实际应用意义。本设计主要是用BiCMOS工艺完成基准电压源的版图设计，得到在温度在-40℃～85℃之间不随温度变化的1.25V和2.5V的稳定电压。 1.3 本文主要工作 本文主要分为五章。在第一章主要介绍基准电压源的背景发展趋势及版图的研究意义。后边内容主要介绍基准电压源电路及版图设计，在第二章介绍基准电压电路的分类，构架及基本工作原理，介绍本次设计并对设计的电路进行仿真分析。第三章主要介绍版图的一些基本概念和本次设计的版图。第四章主要介绍了本次验证使用的工具Diva，并对设计好的版图进行验证。第五章对本次设计工作进行总结。 2 基准电压源电路设计 基准电压源是模拟集成电路的重要组成部分，主要作用是为串联型稳压电路、A/D和D/A转化器提供基准电压，也可用作传感器的稳压供电电源或激励源。另外还可以作为标准电池、仪器表头的刻度标准和精密电流源。理想电压源具有好的初始精度，并在负载电流、温度和时间变化时电压保持稳定不变。 2.1 基准电压源的分类及特点 根据拓扑结构，基准电压源主要有齐纳基准、隐埋齐纳基准，XFET基准和带s联式电路或者三端串联式电路。 1、齐纳基准 根据电压求和模式，基准参考电压源最初利用齐纳二极管(Zener Diode)设计，它是通过调节自身电流，并配合限流电阻来抵消电源电压的变化。齐纳二极管基准源的电源电压高于7V，工作电流一般为几毫安，齐纳基准在这里指的是表层齐纳基准。 它成本低，封装小，工作电压范围宽。但是功耗大，初始精度低，温度系数差，输入电压调整率不好，因为齐纳(雪崩)二极管的击穿电压发生在硅表面层(图2.2(a))，由于硅芯片表层与其内部相比有更多的杂质、品格缺陷和机械应力，容易受到表面氧化层中迁移电荷及外界环境的影响，噪声较大、长期稳定性差。使用时需根据供电电压和负载电流串接一个电阻为其提供恒定电流，以便保持输出电压稳定。齐纳基准通常用于要求不高的场合，或用作电压钳位器。 2、隐埋齐纳基准 为了克服表层齐纳二极管的缺点，改进制造工艺的隐埋齐纳二极管结构得到了广泛应用，掩埋型齐纳二极管是一种比常规齐纳二极管更稳定的特殊齐纳二极管，这是因为它采用了将击穿区植入硅表面以下的结构，使其击穿发生在表面表层的下面，从而可以避免表层的影响，使其在温度漂移、时间漂移和噪声特性等方而得到明显的改善。 它具有很高的初始精度，好的温度系数和长期漂移稳定性，噪声电压低，总体性能优于其它类型的基准，故常用于12位或更高分辨率的系统中。掩埋齐纳基准通常要求至少5V以上的供电电压，并要消耗几百微安的电流，功耗比较大，并且价格比较昂贵。除了有输入电压范围宽的特点，精度比常规齐纳二极管的基准源提高很多，但是由于表层下面的扩散工艺比表层上而难控制，所以在制造过程中使基准电压源的绝对值和温度系数等参数的分散性比较大，常常超过允许误差。一般选用高精度运算放大器和隐埋齐纳二极管构成基准电路。 3. XFET基准 XFET (eXtra implantation junction Field Effect Transistor)基准是一种新型的电压基准，其核心是利用JFET (Junction Field Effect Transistor)设计的，利用一对具有不同夹断电压JFET，将其差分输出电压放大以产生一个稳定的负温度系数的电压(约为-120 ppm/℃)，然后用一个具有正温度系数的电压进行补偿，得到稳定的基准电压。 XFET基准静态电流很低，可用于3V电压系统，并且仍能保持良好的性能。它有三项显著的特点:其一是在相同的工作电流条件下，它的峰一峰值噪声电压通常比带隙基准低数倍;其二是XFET基准静态电流很低，但可以为负载提供的输出电流不是很低，并且输出端不需要加去藕电容;其三是XFET基准具有极好的长期漂移稳定性。XFET基准的性能水平界于带隙和齐纳基准之间，其缺点是需要特殊工艺来实现，成本较高。 4、带隙基准 带隙基准电压源分为双极型带隙基准源和CMOS带隙基准源，工艺条件宽。带隙基准输出电压受温度和电源电压影响小，并且其精度高。基准的初始精度、温度系数、长期漂移、噪声电压等性能指标从低到高覆盖面较宽，适用于多种不同精度要求的系统中，该类基准应用范围很宽。 2.2 基准电压源的温度特性 2.2.1 负温度系数项 由于Pn结二极管的正向电压具有负温度系数，因此双极晶体管的基极--发射极电压具有负温度系数。对一个双极型器件有 ，其中 ，饱和电流 正比于 ，其中 为少数载流子的迁移率， 为硅的本征载流子浓度。这些参数与温度的关系可以表示为 ∝ ，其中m≈-3/2，并且 ∝ ,其中 ≈1.12 eV，为硅的带隙能量。所以 (2-1) (2-2) (2-3) (2-4) (2-5)                                                                                                                      2.2.2 正温度系数电压 在1964年人们认识到，如果两个双极晶体管工作在不相等的电流密度下，那么它们的基极-发射极电压的差值就与绝对温度成正比。例如，如图2.1所示，如果两个同样的晶体管( )偏置的集电极电流分别为 和 并忽略它们的基极电流，那么 图2.1 PTAT电压产生电路[1]    (2-6)                                                  (2-7) （2-8）  具有正温度系数                                                2.3 基本原理 2.3.1 与温度无关的电路 利用上而得到的正、负温度系数的电压，我们现在可以设计出一个令人满意的零温度系数的基准。我们有                  ，这里 是两个工作在不同电流密度下的双极晶体管的基极—发射极电压的差值。因为在室温下， (2-9) 所以我们可以令 =1，选择 使得（ ）（0.087mV/K）=1.5mV/K，也就是 ≈17.2，表明零温度系数的基准为 (2-10) 2.3.2.与电源无关的偏置电路 如图2.2(a)所示，若电流 不随电源电压 变化，而且将 和 的沟道长度效应忽略不计，电流 和 的大小就保持与电源电压无关。 图2.2  电流镜偏置使用[1] （a) 理想电流源  （b）电阻 将电阻作为近似电流源接在电源电压 和 栅极之间，如图2.3(b)所示，该电路输出电流与电源电压关系如为： （2-11) 想要得到对 不敏感的电路，该电路必须由自己偏置。图2.4所示电路中， 和 复制了 ，由此确定了 .选择一定尺寸的MOS管尺寸，忽略沟道调制效应时，有 . 由于每个二极管方式连接的器件都是被一个电流源驱动的，因此 和 都与 无关。 2.4 基准电压源电路设计 2.4.1 基本原理 产生基准的目的是建立一个与电源和工艺无关、具有确定温度特性的直流电压或电流。与温度关系很小的基准电压或基准电流在许多模拟电路中被证实是必不可少的。值得注意的是，因为大多数工艺参数是随着温度变化的，所以如果一个基准是与温度无关的，那么通常它也是与工艺无关的。如何产生一个对温度变化保持恒定的量呢?如果将两个具有相反温度系数的量以适当的权重相加，那么结果就会显示出零温度系数。带隙基准源的原理就是使负温度系数和正温度系数相互抵消来达到温度补偿的目的。其基本原理如图1所示：其中 具有负温度系数，而 具有正温度系数，将 和 按一定比例系数求和，即可得到零温度系数的基准输出 。 图2.3 带隙基准的基本原理图 2.4.2 运放的设计 本文引入一种采用带隙（Bandgap）结构的电压基准，即利用带隙基准源电路产生一个可调负温度系数的电压，它和一负温度系数的电阻比值可获得零温度系数的电流。其原理框图如图2.4所示，为V-I变换电路框图，其原理简单，可求出通过电阻R的电流为:I = V/R = V ref/R。即获得基准电流。从而在此基础上添加电阻，稍微修改可获得可调输出基准电压。由于Vref为带隙基准电路产生的基准电压，故具有良好的电源抑制能力。相对于典型电流基准中热电压VT固定的温度系数，Vref具有可调的负温度系数。只要Vref的负温度系数设置得当，充分抵消工艺中给定的电阻负温度系数，即可得到性能良好的电流基准，从而得到需要的基准电压。 图2.4 电压基准设计框图 运算放大器根据其中级联放大单元的数目，可以分成单级、两级和多级运放三类。单级运放结构相对简单，但增益较低;两级运放能实现较高的性能，稳定性较好，得到了广泛应用，但是速度、频率特性方面一般比一级运放要差一些;三级以上的运放称为多级运放，它们能实现更高的增益，但需要复杂的补偿电路来保证运放的稳定性。全差分运放是指输入和输出都是差分信号的运放，它同普通的单端输出运放相比有以下几个优点:更低的噪声;较大的输出电压摆幅;共模噪声得到较好抑制;较好地抑制谐波失真的偶数阶项等。所以高性能的运放多采用全差分形式。 图2.5中列出了三种常用的全差分运放：直接套筒式共源共栅运放、折叠共源共栅运放和简单两级全差分运放。 直接套筒式共源共栅结构单极运放的增益高，输出电阻高，功耗低，而且由于是单极结构，其频率特性较好。它的缺点是输出电压摆幅小。为了减小直接套筒式共源共栅结构对运放输出摆幅的限制，可以采用折叠共源共栅结构。折叠结构与直接套筒式结构相比，功耗要略大一些，增益也有所降低，但是它的输出电压摆幅远大于前者，缓解了增益、电源电压与输出摆幅之间的矛盾。因此折叠共源共栅是一种广泛应用的运放结构。两级运放在增益和输出电压摆幅方面都可以达到较高值，但由于有两级电路，所以频率特性不如单极运放(带宽小、速度受限)，且功耗相对大些。本设计中采用简单两级全差分运放。 A直接套筒式共源共栅运放 B折叠共源共栅运放 C简单两级全差分运放 图2.5 几种常见的全差分运放 本设计采用以电流镜为偏置的简单差分放大器，如图2.6所示： 图2.6 差分放大器 2.4.3 带隙核心电路设计 带隙的核心电路主要为电路提供符合要求的稳定电压。本设计中带隙的核心电路如图2.7所示： 图2.7 带隙核心电路 由如图所示电路可知，输出基准电压为 （2-12） （2-13） 如果运放电路的增益足够高时，输出电压独立于电源电压。但当 和 等于零时，运放输入差动对会关断，因此电路会需要启动机制，要在电路中增加启动电路。运放、带隙核心电路和运放电路合成的总体电路如下图所示： 图2.8  带隙基准总图 2.5 仿真分析 由于本设计偏重于版图，对于电路只进行了简单参数的仿真，仿真时使用Cadence中的Spectre工具。下图为电源电压为5V时不同温度下，输出电压随时间的变化： 图2.9 ―40℃时输出电压 图2.10  25℃时输出电压 图2.11  85℃时输出电压 图2.12为电压为5V时输出电压在-40℃―85℃范围内的变化： 图2.12电源电压为5V时输出电压 由图2.13仿真结果，根据式子 ，可算得在-40~85℃温度范围内温度系数为52ppm/℃，具有良好的温度特性。 3 版图设计 版图就是集成电路工艺制造所需的十多层掩膜版的物理几何图形，这十多层图形通过计算机辅助设计CAD工具按照一定规定叠加到一起所构成的整体物理图形，就叫做集成电路的版图。版图的设计既要符合集成电路的功能、电学参数、可靠性参数要求，又要符合集成电路工艺制造的设计规则（工艺参数）、组装压焊的要求。除此之外，还要使组图美观好看，具有美学观点。 版图设计最常用的是：数字集成电路和模拟集成电路、硅栅自对准双阱（或单阱）双层金属CMOS工艺的版图设计。模拟集成电路双极型的版图设计，数字集成电路和模拟集成电路相结合BiMOS工艺的版图设计。 3．1 版图设计的基础 版图设计是按已确定的电路以及与之相应的工艺规则将电路元件连接在一起，并用以提供生产的物理设计过程。版图设计在集成电路设计中具有重要的作用，它是设计从符号表示转化为产品的最后一步，也是产品能否实现电路功能和性能的关键一步。一个好的版图设计不仅能够提高设计效率，降低集成电路产品的成本，提高产品成品率，而且还可以提高产品的性能指标。随着集成电路工艺水平的不断发展，芯片的特征尺寸越来越小，版图设计的重要性越来越不能忽视。 完整的版图有制造掩膜版的各个层（一般都有十多层），遵守工艺制造水平的设计规则，其结构分版图内部（各种门电路、D触发器、加法器、RAM、ROM等）、外围、输入、输出、压点（主要是输入、输出端口，以及其端口的顺序）、电路代号、版序、对图符号、版图设计时间、划片距离、制版检查标记等。 3.1.1 集成电路版图设计与掩膜版、制造工艺的关系 版图设计与所使用的工艺条件关系密切，而工艺条件又直接影响整个集成电路的性能，因此，在进行版图设计时必须考虑工艺制造条件的约束。 集成电路的版图设计，原则上有四个主要要求：工作速度、功耗、芯片面积利用率和成品率，而制约这些要求的主要因素是制造工艺水平和半导体本身电学性能上的限制。为此，各个生产厂家均根据自身实际工艺因素，诸如掩膜的对准和非线性、光学分辨率，片子的弯曲、横向钻蚀、横向扩散、氧化动力生长边界以及它们与电路的性能、产量的关系等制定一些设计，以确保产品的质量要求。 掩膜版就是利用版图数据借助于计算机的CAD工具和图形发生器生成光栅曝光数据程序，通过腐蚀、显影制成集成电路制造工艺所需要的光刻掩膜版，通常所采用的材料是温度系数较低、平整度较好的玻璃板或石英板做成的。 它的作用就是在集成电路制造工艺中，需要多次光刻，它起着光刻掩膜作用。一种电路一般需十多张版，版图的层次也有十来层，版图的层与掩膜版的张数基本上是一一对应的，也就是版图中的某一层就工艺制造中的某一张版相对应的，通常掩膜版分为正版和负版两种。版图中的数据图形需要腐蚀掉，而图形外的部分要保留下来叫正版。如双极型的埋层版、隔离墙版、基区版、发射区版都是正版。版图中的数据图形需要保留下来，而图形外部分要腐蚀掉，这叫负版或叫反版。如硅栅CMOS工艺的有源区版、多晶版、铝版都是负版。双极型版图的层数和掩膜版的张数是一一对应的，即版图中有多少层，掩膜版就有多少张，通常最少有七层。对于硅栅CMOS工艺的层数和掩膜版的张数就不一定是一一对应。通常版图中的层数要少于掩膜版的张数，版图中没有的层次，可以利用计算机辅助设计CAD、利用版图中其他层次的数据转化成制造掩膜版的数据。例如硅栅CMOS工艺中，版图中只有单阱（N阱或P阱）而制造工艺中要有双阱，即是既要N阱版也要P阱版，可以用单阱的数据的反版制成另一阱的掩膜版。版图中只有PMOS管的源漏P+扩散层，而没有NMOS管源漏N+扩散层，制造掩膜版时也是利用p+扩散层的数据制成反版就是N+扩散版。 3.1.2 版图设计的设计规则 设计规则是进行集成电路版图设计时必须遵守的规范，主要包括几何规则和电学规则。 几何规则是同层次掩膜图形几何尺寸（最小尺寸及间距）的限定以及不同层次的掩膜图形之间的相互制约关系。不同的半导体生产厂家因技术水平、设备条件的差异，其设计规则不尽相同，如：线宽和线间距设计规则、与埋孔相关的一些设计规则等。 电学规则包括金属铝走线通过的最大电流要有一定的限制，如果超过这一限定，铝容易产生电迁移，长时间工作时铝条会熔断，造成器件失效；电路所能承受的最大功耗也要有一定的限制。因此，设计负载器件时，要考虑其器件尺寸，使之在安全功耗之下。 1.图形宽度的规则 掩膜版上定义的版图的宽度和长度必须大于一个最小值，该值由光刻和工艺的水平决定。如;若矩形多晶硅连线的宽度太窄，那么由于制造偏差的影响，可能会导致多晶硅断开，或者在局部出现一个大电阻。通常，连线层越厚，则该层最小允许的宽度也越大，这表明，随着工艺尺寸的减小，层厚度也必须按比例缩小。 最小图形的宽度是每层图形设计最主要规定之一，若在设计中出现小于这规定宽度的图形，算不合格的图形，应立即修改，这就是物理结构几何图形尺寸的限制，具体的见图3.1，箭头部分。 图3.1  图形宽度规则 2. 图形间距的规则 图形间距可分为同一层两图形的距离和不同层的两图形的距离。在同一层掩膜上，各个图形之间的间隔必须大于最小间距。在某些情况下，不同层的掩膜图形的间隔也必须大于最小间距。例如两条多晶硅之间间隔太小，就可能造成短路。    版图同一层两个图形的最小距离，是在设计中出现同一层两个图形距离小于此尺寸，算不合格图形，这是不允许的，见图3.2的箭头部分，不同层的最小距离尺寸，也是如此。此见图3.3的箭头部分。 图3.2同一层图形间距规则的例子          图3.3不同层图形间距规则的例子 3. 图形套刻规则 在版图设计中一层图形套到另一层中两层图形边界的最小距离。套刻最小距离是为了保证在出现制造偏差时，上一层始终在另一层里面。例如:为了保证接触孔位于多晶硅与第一层金属的正方形区域内，应使多晶硅与第一层金属均在接触孔周围有足够余量。有些图形在其他图形的边缘外还应至少延长一个最小长度。例如：为确保晶体管在有源区边缘能正常工作，多晶硅栅极必须在有源区以外具有最小延伸。如图3.4 图3.4 相套的两层图形边界最小距离 3.1.3 版图通用设计步骤 版图的总体规划 确定总体版图的电源网络和初步的区域划分； 确定所有的输入、输出信号，找出特殊信号如时钟信号以及关键信号，计算出其所需宽度，并确定其接口位置； 考虑一些特殊的设计要求，如版图匹配、抗噪声、防闩锁效应以及防ESD等方面的要求； 估计各个功能块的尺寸，进而估算出整个芯片的大致尺寸，最终确定布局布线。 设计实现 对于复杂的版图设计，一般把版图设计分为若干个子步骤进行。 划分:为了将处理问题的规模缩小，通常把整个电路划分为若干个模块； 版图规划和布局：是为每个模块和整个芯片选择一个好的布图方案； 布线：完成模块间的互连，并进一步优化布线结果； 压缩：是布线完成后的优化处理过程，目的是为了进一步减小芯片面积。 版图验证 设计规则检查（DRC）：用于检查版图和几何规则的一致性，如最小宽度、最小间距等进行版图设计，以确保电路能被选定的加工工艺所实现。 电学规则检查（ERC）：用于检查版图中和电学特性相关的一些非法连接，如电源和地线短接，晶体管源、栅、漏开路等非正常连接关系，阱和衬底是否接到固定电位等。 电路和版图的一致性检查（LVS）：用以检查版图上的连接关系是否与电路图上的一样，版图中元器件的数目和各器件的尺寸是否与电路图中的相同等。 目检验证：主要是核对一些CAD验证工具无法检查的特殊规则，如防闩锁效应和防ESD方面的要求等。 版图参数提取和后仿真 就是从版图数据库中提取电学参数（如MOS管的长度和宽度、寄生电阻和寄生电容等），并以Hspice网表的形式来表示电路图，然后对所提取的网表进行仿真，如果仿真结果未达到电路设计的要求，则还要对设计进行一些调整，直至满意为止。 图3.5为通用的版图设计流程。 图3.5 通用的版图设计流程框图 3.2工艺介绍 3.2.1 常见工艺简介 集成电路的生产过程实际上是顺次运用不同的工艺技术，最终在硅片上实现所设计的图形和电学结构的过程。通常把运用各类工艺技术按照一定顺序在硅片上形成电路结构的制造过程，称为集成电路的工艺集成。常见的集成工艺有标准双极工艺、CMOS工艺和BiMOS工艺。 双极晶体管是最早发明的具有放大功能的半导体器件，一直在高速电路、模拟电路和功率电路中占有主导地位。双极集成电路的基本工艺可以大致分为两大类：一类是需要在器件之间制备电隔离区，如采用前述的pn结隔离或介质隔离以及pn结-介质的混合隔离。采用这种工艺的集成电路如TTL（晶体管-晶体管逻辑）电路、线性/ECL（射极耦合逻辑）电路、STTL（肖特基晶体管-晶体管逻辑）电路等，它们的工艺基本相同，只是ECL工艺比TTL工艺少了掺金工艺、STTL则多了肖特基二极管的制备工艺。另一类是器件之间自然隔离的双极集成电路工艺，L(集成注入逻辑)电路则采用了这种制备工艺。 增加两次光刻，标准双极工艺就可以制造出与早期MOS工艺类似的金属栅晶体管。在CMOS电路中，Ｐ沟道MOS管作为负载器件，Ｎ沟道MOS管作为驱动器件，这就要求在同一个衬底上制造PMOS管和NMOS管，所以必须把一种MOS管做在衬底上，而另一种MOS管做在比衬底浓度高的阱中。根据阱的导电类型，CMOS电路又可分为Ｐ阱CMOS和Ｎ阱CMOS电路。 传统的CMOS IC工艺采用P阱工艺，这种工艺中用来制作NMOS管的P阱，是通过向高阻N型硅衬底中扩散或注入硼而形成的。N阱工艺与它相反，是向高阻的P型硅衬底中扩散或注入磷，形成一个作为PMOS管的阱，由于NMOS管做在高阻的硅衬底上，因而降低了NMOS管的结电容及衬底偏置效应。双阱工艺是在高阻的硅衬底上，同时形成具有较高杂质浓度的Ｐ阱和Ｎ阱，NMOS管和PMOS管分别做在这两个阱中；这样，可以独立调节两种沟道MOS管的参数，以使CMOS电路达到最优的特性，而且两种器件之间的距离，也因采用独立的阱而减小，以适合于高密度的集成，但其工艺比较复杂。 用双极工艺可以制造出速度高、驱动能力强、模拟精度高的器件，但双极器件在功耗和集成度方面却无法满足集成规模越来越大的系统集成要求；而CMOS工艺可以制造出功耗低、集成度高和抗干扰能力强的CMOS器件，但其速度低、驱动能力差，在既要求高集成度又要求高速的领域中也无能为力。而BiCMOS综合了双极器件高跨导、强负载驱动能力和CMOS器件高集成度、低功耗的优点。 本次版图采用0.5um BiCMOS工艺。 3.2.2　BiCMOS工艺 BiCMOS工艺是把双极器件和CMOS器件同时制作在同一芯片上。两种器件各具其优点，由此得到的芯片具有良好的综合性能，而且相对双极和CMOS工艺来说，不会增加过多的工艺步骤。 目前，已开发的BiCMOS工艺可分为两类：一类是以CMOS为基础的BiCMOS工艺，另一类是以标准双极工艺为基础的BiCMOS工艺。 典型BiCMOS工艺与N阱CMOS工艺大致相同，但增加了三个掩膜步骤：埋层NBL、深N+区和基区。BiCMOS工艺步骤如下： 制备初始材料 模拟BiCMOS 选用的衬底材料是偏离晶轴一定角度切割的P+（100）衬底以减小版图失真。 N型埋层的制备 短暂的热氧化可在整个晶圆上生长一层薄氧化层，采用N型埋层（NBL）掩膜可对该氧化层进行光刻，并刻蚀出通向硅表面的窗口。在窗口中离子注入淀积N型杂质砷或锑。氧化环境下热推结可修复晶格损伤并形成后续掩膜对准所需的不连续表面。 外延生长 NBL退火后，去除氧化层，晶圆返回外延反应器中进行二次P型外延层淀积，表面不连续性将通过外延层沿晶片翘曲决定的方向向上传递，形成外延层。 N阱扩散和深N+区的形成 在外延层上生长一层薄氧化物，并使用N阱掩膜版进行光刻。离子注入淀积磷后向下推结形成阱区扩散。阱热推结过程生长的氧化层允许对随后的深N+扩散进行光刻。 基区注入 去除前面步骤残留的氧化物掩膜后，在晶圆上生长一层均匀的薄缓冲氧化层。使用基区掩膜版光刻，硼注入通过缓冲氧化层形成P型区，在惰性气体中退火。 反型槽的形成 首先在整个晶圆上淀积一层氮化硅，然后用反型槽掩膜版光刻氮化硅，最后采用选择性刻蚀除去场区上的氮化层。MOS管位于不被厚场氧化层覆盖的槽区。槽区还可以包围基区，以防止增强氧化扩散对基区过推结；包围肖特基接触，允许其刻蚀行与基区和发射区接触刻蚀同时进行。 沟道终止注入 模拟BiCMOS使用（100）面硅，需要沟道终止注入将厚场阈值提高到工作电压以上。大面积硼沟道终止注入调整P型外延层上的厚场阈值，光刻后的磷沟道终止设定了所有阱区上的厚氧阈值。硼沟道终止使用反型槽掩膜操作后留下的光刻胶注入。再次涂光刻胶，并使用沟道终止掩膜版光刻。磷注入抵消了之前淀积的硼，增加了阱区中的表面浓度。 LOCOS处理与虚拟栅氧化 LOCOS氧化采用蒸汽或高压来提高氧化生长速率。然后，去除氮化层及其下面的缓冲氧化层。虚拟栅氧化过程可去除任何长期残留的氮化物。 阈值调整 在晶圆上涂光刻胶，用Vt调整掩膜光刻，然后注入所需剂量的硼杂质通过虚拟栅氧化层。最后的栅介质由去除虚拟栅氧化后生长的高质量干氧化物构成。 多晶硅淀积及光刻 MOS晶体管的栅有淀积本证多晶硅后大面积磷淀积掺杂形成的重掺杂N型多晶硅构成，光刻步骤使用多晶硅掩膜版。 源、漏注入 在晶圆上甩上光刻胶并采用N-S/D掩膜光刻。磷注入形成自对准于多晶硅栅的轻惨杂源区和漏区。氧化层各向同性淀积，随后各向异性刻蚀在栅两侧形成侧壁隔离。再次涂胶后，用N+S/D掩膜光刻，从而确定关于氧化隔离边缘自对准的更重掺杂且稍深一些的N+S/D注入。PMOS晶体管不需要轻惨杂漏区，从而消除了对Ｐ-S/D注入的需要。由于形成侧壁隔离后进行P+S/D，所以PMOS晶体管的沟道长度是侧壁隔离宽度的两倍。 金属化及保护层 双层金属流程需要5块掩膜版：接触，一层金属，通孔，二层金属以及保护层。将接触硅化可以控制电阻，并可形成肖特基二极管。 3.3 带隙基准电路的版图设计 本次版图设计采用0.5u的BiCMOS工艺。在Cadence工具中的Virtuoso环境中进行绘制。 3.3.1　版图的分层及连接 电路版图有四种基本分层类型：导体、隔离层、接触和通孔以及注入层。 导体：导体是一些用来导电的层，因为它们能够传送信号电压。扩散层、金属层、多晶硅层以及阱层都属于导体层。 隔离层：这些层是用于隔离的，它在垂直方向和水平方向上将各个导电层互相隔离开来。在垂直方向和水平方向对导电层进行隔离来避免在个别电气节点之间产生“短路”现象。 接触和通孔：这些层用于确定绝缘层上的切口，绝缘层用于分隔导体层，并且允许上下层通过接触孔或通孔进行连接。 注入层：这些层并不明确地规定一个新的分层或者接触。是改变已经存在的导体层的性质。 图中导电层之间的连接一般使用通孔和接触孔。接触孔一般有两种，一种连接金属一和金属二，还有一种连接金属二和金属三。版图中接触孔要尽可能多，同时在连接时，在面积允许的情况下，接触孔和通孔的数目要尽可能多。 3.3.2 版图设计环境介绍 首先在命令行中键入 icfb&↙(回车键)，其中&表示后台工作，icfb调出Cadence软件，出现图3.  所示窗口： 图3.6  Cadence主窗口 在Tools菜单项中选择，选择File→New→Library出现如下窗口： 图3.7    New Library 窗口 在库名处键入要建库的名称，选择好路径，单击Ok即可建立自己的库。 在Candence窗口处选择Tool Library Manager库管理的窗口，在自己的库下选择New Cell View即出现下列窗口。建立所需单元。 图3.8 New File 窗口 在自己的库下输入要建单元的名称，Tool选择Virtuoso即可打开Virtuoso Eidting窗口，如图示: 图3.9  Virtuoso Eidting编辑窗口 在图所示窗口中即可编辑图形。 3.3.3 器件及总体版图 1. MOS晶体管版图 MOS器件的版图由电路中要求的特性和工艺要求的规则共同确定。管子的W/L由电路仿真确定，而L的最小值则由工艺规则确定。本次设计的最小L值为0.5um. PMOS需要做在N型衬底上，而本工艺使用的是P型衬底，因此需要在有源区上进行阱区注入，形成N阱，PMOS做在N阱里，NMOS管直接做在有源区上。多晶硅栅和源及漏端一般连接到低电阻和低电容的金属互联线上，因此在每个区域必须有接触窗口，窗口需要填满了金属并与上层金属线连接。为确保晶体管边缘有安全的范围，多晶硅栅要超出沟道区域一定的量。本设计中PMOS版图如图3.10所示，NMOS版图如图3.11所示： 图3.10  PMOS管版图 图3.11  NMOS管版图 在电路设计中，大部分晶体管都很细长。细长的管子不仅寄生电阻和寄生电容大，同时会增加版图布局布线的难度，通常将晶体管等效拆分以减小寄生效应，同时使版图布局更紧凑。拆分后的管子源极或者漏极重叠在一起，合并共用的源漏区以使版图布局更紧凑，进一步减小芯片面积。本设计中输出使用的PMOS大尺寸管子如图3.12所示: 图3.12  输出的大管PMOS 2 . NPN晶体管 一般在设计晶体管时，根据管子的最大工作电流 决定发射区的有效长度，根据管子饱和压降要求和集电极最大工作电流，计算集电极最大允许串联电阻，根据特征频率要求结合基本工艺参数选取晶体管图形，估算出集电极串联电阻值。隔离岛的尺寸根据横向扩散及隔离槽与集电极扩散区的距离选取。本设计中使用的NPN管如图3.12所示; 图3.12  NPN晶体管版图 3. 电容版图 集成电路中所有的电容都是平行板电容器，它由形成电极的两块导电平板和一层形成电介质的绝缘材料构成，电极位于电介质的两侧。结电容和MOS电容都使用扩散区作为它们的下极板，在BiCMOS工艺中包含多层多晶硅，所以多晶硅—多晶硅电容不需要额外的掩膜步骤。多晶硅—多晶硅电容通常制作在场氧化层上。电容结构下方不能有氧化层台阶，因为氧化层台阶引发电容下极板的表面不规则。这些不规则会使介质层出现局部减弱现象，还会造成电场集中，影响电容的完整性。本此设计中电容就采用多晶硅—多晶硅电容。 电容中，外围变化是失配的主要原因，周长面积越小获得的精度越高，适度宽长比的矩形可以构造中度匹配电容，高精度匹配的电容必须使用正方形。本设计中电容采用正方形电容以减小失配。电容随机失配与电容面积的平方根成反比。超过最佳电容尺寸时，梯度效应会使变化加剧，因此将电容划分成多个单位电容。设计中匹配电容按一定宽长比的矩形阵列摆放以减小失配。同时在连接时电路的高阻节点连接在电容的上极板以减小寄生电容和衬底噪声。本设计中使用的电容如图3.13所示： 图3.13   单位电容版图 4. 电阻 集成电阻通常由扩散或者淀积层形成，可以用厚度一定的薄膜作为模型。均匀掺杂的材料中，R=Rs(L/W)。其中Rs=ρ/t,称为方块电阻。L、W分别为薄膜长度和宽度。因此，电阻值通常由其宽长比决定。电阻的版图包括矩形电阻材料和接触孔。 多数工艺根据不同应用提供多种类型的电阻，主要有基区电阻、发射区电阻、基区埋层电阻、 高值薄层电阻、外延埋层电阻、金属电阻、多晶硅电阻、NSD和PSD电阻 、电容电阻、N阱电阻和薄膜电阻。本设计中使用电容电阻和多晶硅电阻。其中电容电阻的匹配性能好，而多晶硅电阻具有负的温度系数，为得到与温度无关的基准电压，在输出部分使用多晶硅电阻，是其负的温度系数与电流正的温度系数抵消从而得到与温度无关的基准电压。 工艺偏差会使不同宽度的电阻产生系统失配。若电路中必须有一个电阻要比另一个宽，应使用多段电阻并联实现宽电阻。随机失配与电阻面积的平方根成反比。两个阻值不相等的电阻，小电阻是主要的失配来源。两匹配电阻阻值相差很大时，应使用多段电阻并联实现小电阻。角和端部效应的存在使不同图形的电阻无法实现精确匹配。具有相同宽度和不同长度或形状的电阻很容易产生±1%或更大的失配。因此，电阻应该使用相同的图形。匹配电阻要临近排放。本设计中使用两种多晶硅电阻，图3.14所示多晶硅电阻具有负的温度系数，而图3.15所示电阻精度高。 图3.14  多晶硅电阻 图3.15 多晶硅电阻 5. 总图设计 进行总图设计时首先要考虑布局布线，布局就是把模块安置在芯片的适当位置，为版图设计提供草图，合理安排组成集成电路的各个功能块，有效利用芯片面积。相同的管子尽可能的放在一起。布线是将布局安排好的各单元及相应输入输出单元根据电路连接关系，在满足各个要求的条件下，在尽量小的区域内用互联线完成所有指定的互连。布线要有一定的宽度，同一层布线不能交叉，导线之间的距离要大于一定值，不同层的布线网络要通过通孔连接，通孔要有一定的大小，在面积允许的情况下，通孔的数量要尽可能多。长距离的布线会引起寄生电容和寄生电阻，因此要尽可能缩短布线的长度。为防止连线之间引起串扰，走线时相互之间的距离不能离得太近。 电源线和地线是整个芯片的全局引线，为减少电位变化，电源线和地线要尽可能的布置在同一金属层上。电源线和地线要流过整个芯片的电容，因此在设计电源线和地线时，布线线条要足够宽以避免金属线上电流密度过高发热造成的断线。 为防止栓锁效应对电路产生破坏作用，在电路内部采用保护环结构。所有管子均由保护环相隔离，走线时应避免金属线从管子上走过。设计的版图中还应加入一定数目的冗余管，这样在流片过程中如出现要调整的参数时只需要做很小的变动，节省设计时间和成本。本次设计的总体版图如图3.16所示： 图3.16  总体版图 4 版 图 验 证 4.1 版图验证概述 版图验证工作是版图设计中必不可少的重要环节。主要包括设计规则检查（DCR）、电学规则检查（ERC）、电路和版图之间一致性检查（LVS）和目检检查。 IC后端流程如下图所示： 图 4.1  IC后端工作流程 设计规则检查用于检查版图和几何设计的一致性，主要是检查是否按照芯片制造厂提供的设计规则，如最小宽度、最小间距等进行版图设计，以确保电路能被选定的加工工艺所实现。它包括：检查版图上各层的线宽和线间距以及不同层的间距；检查某层几何图形尺寸和面积；对不同层进行“或”、“与”、“与非”等运算，产生新层，检查新层的尺寸；检查相关层套刻尺寸。 电学规则检查用于检查版图中和电学特性相关的一些非法连接，如电源和地线短接，晶体管源、栅、漏开路等非正常连接关系，阱和衬底是否接到固定电位等。 电路和版图一致性检查是将版图与电路原理图做对比，对版图器件及其连接关系进行提取，获得电路网表，并和从原设计的电路图中所提取的网表惊醒比较，检查其一致性。主要是检查版图上的连接关系是否与电路图上的一样，版图中元器件的数目和各器件的尺寸是否与电路图中的相同等。 目检验证主要是核对一些CAD验证工具无法检查的特殊规则。 4.2 验证工具介绍 4.2.1  Cadence概述 Cadence 是一个大型的EDA 软件它几乎可以完成电子设计的方方面面，包括ASIC 设计FPGA 设计和PCB 板设计与众所周知的EDA 软件Synopsys 相比Cadence 的综合工具略为逊色，然而Cadence 在仿真、电路图设计、自动布局布线版图设计及验证等方面却有着绝对的优势。Cadence 与Synopsys 的结合可以说是EDA 设计领域的黄金搭档。此外，Cadence 公司还开发了自己的编程语言skill,并为其编写了编译器。由于skill 语言提供编程接口甚至与C 语言的接口，所以可以以Cadence 为平台进行扩展。用户还可以开发自己的基于Cadence 的工具。实际上，整个Cadence 软件可以理解为一个搭建在skill 语言平台上的可执行文件集。所有的Cadence 工具都是用Skill 语言编写的。 Cadence 包含的工具较多，几乎包括了EDA 设计的方方面面。常用的有布线工具Preview 和Silicon Ensemble,电路图设计工具Composer,电路模拟工具Analog Artist,版图设计工具Virtuoso Layout Editor和版图验证工具Dracula 。本次验证主要使用Cadence中的版图验证工具Diva。 4.2.2  Diva使用介绍 Diva的各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC等。在Cadence系统中，Diva集成在版图编辑程序Virtuoso和线路图编辑程序Composer中，在这两个环境中都可以激活Diva。要运行Diva前，还要准备好规则验证的文件。可以把这个文件放在任何目录下。这些文件有各自的默认名称，如：做DRC时的文件应以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。 首先要写好规则文件，将编辑好的规则文件放在指定目录，如\home下，文件名分别是divaDRC.rul、divaEXT.rul、divaLVS.rul。有了这三个文件就可以进行版图验证了。 在virtuoso版图编辑环境中。单击Verify菜单，就可以出现DIVA工具。Virtuoso版图编辑环境下的菜单如图4.2所示： 图4.2 Virtuoso菜单 对画好的版图进行DRC验证时，单击上图所示Verify目录下的DRC子菜单，就会出现DRC验证选项，如图4.3所示： 图4.3 DRC 菜单 其中Checking Method指的是要检查的版图的类型：Flat 表示检查版图中所有的图形，对子版图块不检查；Hierarchical利用层次之间的结构关系和模式识别优化，检查电路中每个单元块内部是否正确；hier w/o optimization 利用层次之间的结构关系而不用模式识别优化，来检查电路中每个单元块。Checking Limit 可以选择检查哪一部分的版图：Full 表示查整个版图；Incremental 查自从上一次DRC检查以来，改变的版图；by area 是指在指定区域进行DRC检查。如果选择对指定区域检查方式后，Coordinate 这个输入框就变为可输入。可以在这个框内输入坐标，用矩形的左下角和右上角的坐标来表示。Switch Names 、Run-Specific、 Command File、 Inclusion Limit这几项可以根据默认设定。Rules File 指明DRC规则文件的位置，指明文件的名字。Rules Library 是指选定规则文件在哪个库里。Machine 指明在哪台机器上运行DRC命令：local 表示在本机上运行；remote 表示在远程机器上运行。 在填好规则文件的库和文件名后，根据实际情况填好Checking Method 和Checking Limit就可以单击OK运行进行DRC验证。这时可以在CIW窗口看到运行的信息，同时在版图上也会出现发亮的区域（如果有错误）。错误在版图文件中可以看到，另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。同样，可以选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。 DRC验证完成后，要给版图标上端口。首先在LSW视框中选中要使用的Al (pin)层，然后在Virtuoso环境菜单中选择Create-Pin，出现如图4.4所示窗口: 图4.4 版图加端口选项 填好各个选项后，在版图上画上端口，所有端口画完后，就可以对版图进行Extractor网表提取。在Virtuoso菜单中选择Verify子菜单中的Extractor选项，出现如图4.5所示窗口： 图4.5 Extractor 菜单 网表提取完成后，就可以对版图进行LVS验证。选择Virtuoso菜单下的Verify选项中子菜单LVS，出现如图4.6所示窗口： 图4.6 LVS菜单 在Run Director后填上LVS运行路径。要进行LVS的两个网表，在LVS中比较的是两个网表，一个是schematic，另一个是extracted，设置完以后单击RUN，运行后就回弹出一个窗口表示LVS完成或者失败的窗口。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。如果有不匹配的，点开Extractor网表，然后单击LVS菜单上的Error Display，出现如图4.7所示窗口： 图4.7 Error Display 菜单 菜单中单击First、Next图中有错的地方就会点亮。选项Cycle Color是选择是否变换点亮错误的颜色。Auto-Zoom是选择是否跳到出现错误的地方。如果LVS没有错误，说明画的版图与逻辑图一致。 4.3  版图的DRC验证 版图的DRC验证是为了检查所画的版图是否符合厂家提供的工艺规则。主要是同层次掩膜图形几何尺寸的限定以及不同层的掩膜图形的相互制约关系。如：线宽和线间距设计规则、与埋孔有关的设计规则。 此次做DRC检查时，先对要调用的每个小单元做了DRC验证。在画整个版图的过程中尽量画一部分做一次DRC检查，以便及时发现问题。避免最后做验证时错误不好找。DRC验证结果如图4.8所示： 图4.8 DRC验证结果 DRC验证结果错误为0，表示所设计的版图符合厂家提供的设计规则。 4.4  版图的LVS验证 版图的LVS验证主要是检查完成的版图是否与设计的逻辑图相一致。本次验证使用Cadence中的Diva验证工具，首先对完成的版图进行Extractor提取，Extractor提取主要是把版图中的各个器件及参数提取出来。在电路图中补上冗余管， 将提取出来的器件与原设计的电路图进行比较，检查其一致性。结果如图4.10所示： 图4.10 版图LVS验证结果 验证结果表明本次设计的版图与逻辑图一致。 5总结 经过几个月的努力，毕业设计终于完成了。由于时间的原因，其中还存在许多需要完善的地方。在毕业设计的过程中，学到了很多书本中学不到的知识。我想这些知识对我以后的工作会有很大的帮助。在工作中与人的交流合作不但可以提高工作的效率，加速项目的进展，也可以增长不少的知识，而这些知识往往是很实用的经验总结。比自己摸索总结来的更快。 现在回想起来做毕业设计的整个过程，真的觉得自己的水平提高了很多。从电路原理的学习到版图的绘制。对集成电路中的带隙部分有了一定的了解。对版图的绘制软件的使用也有了更多的了解。 通过本次设计，也知道了一些学习的方法。首先一定要搞懂自己的设计的电路原理。在这个过程中一定要多查资料多听取老师同学的意见。对所选的题目也大概有了一些了解，下一步就是在这样一个基础上，综合已有的资料来更透彻的分析题目。在设计的过程中查资料很重要，可以为以后的工作储备知识.同时也培养了学习的能力，要多看书，多学习，遇到问题的时候要懂得如何在最短的时间里找到解决的办法。 基准电压源广泛应用于各种集成电路中，其精度和稳定性直接影响着整个系统的性能，在生活中对基准源的功耗、电源抑制比、工作电压等方面都有较高的要求。本文通过对带隙基准电压源进行深入的研究，经过Spectre仿真验证，并使用0.5UM的BiCMOS工艺绘制版图。仿真结果表明本次设计的版图与电路图符合要求。 以上就是我的一点心得的总结，现实比想象的要困难得多。在整个版图绘制过程中培养了我独立工作的能力，树立了对自己工作能力的信心，而且大大提高了动手的能力，使我充分体会到了在创造过程中的探索的艰难和成功的喜悦。 致 谢 转眼间四年大学生活就要过去了，在我的毕业设计即将完成之际，我衷心的感谢所有指导、关心和帮助我的老师、同事和同学。 首先我要感谢我的导师刘树林老师，他个人对于学术严谨的态度给了我很大的触动。从论文的选题、电路的分析整理和论文的修改整个过程中，他都给了我很大的帮助。对我毕业设计的进展也一直很关心，并在每个阶段都提出值得我思考的建议，让我知道应该从哪方面考虑和解决问题。 同时要感谢公司的同事给我提供的帮助，在公司做毕设的这段时间了，同事对我设计中遇到的问题都耐心解释。不仅给我提供了一些学习资料，还用他们的实际经验教会我应该怎样学习。 在这两个多月的忙碌和学习中，我学到了许多专业知识，而刘老师丰富的专业知识，严谨的态度、敬业的精神都给我留下了很深的印象。同事们对待问题的严谨认真也让我懂得做设计必须要有认真的态度。同时也认识到了专业知识的重要性。在这几个月时间里，我不仅学到了专业知识，还学到了很多做人的道理，这些都会不断激励着我奋发学习、努力进步，使我的一生受益匪浅！老师的谆谆教诲将令我终身难忘。在此，谨向我的导师致以衷心的感谢和崇高的敬意。 其次感谢我的同学和朋友们，感谢他们在在这四年里给予我的关怀、帮助，我将永记在心，并深深祝愿他们拥有一个美好、幸福的未来! 还要感谢我的家人的养育之恩，谢谢你们一直以来的辛劳与付出。 参考文献 [1] 毕查德·拉扎维,陈贵灿，程军，张瑞智. 模拟CMOS集成电路设计．西安:西安交通大学出版社，2003. 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