CVBS电路设计

CVBSOUT电路参数设计 1． 电路工作原理： Q1，Q2 都工作于放大状态，对交流来说，R8 上电压近似 0.6V 不变，通过的电流也 近似不变，所以 Q1 的 C 极电流近似等于 Q2 的 B 极电流, 设这个交流电流为 I0, 则 Q2 的 C 极电流为βI0, β在 150-300 左右, Q2 的 C 极电流大概有一半经过 R1,R2, Q1 的 C 极电流相对于Q2的C极电流很小, 在R1,R2上产生的电压可以暂时忽略, 所以可以近似 认为 R1,R2 的电流都是来自于 Q2 的 C 极, 那么 R1,R2 上的电压就与阻值成正比, 这样 一来, 对于 D 点电压 VD, 近似认为 VD=(R2+R1)/R1 *VINPUT; 2． 静态参数和动态范围的问题： 设供电电压为ＶＣＣ， 1) R8 必须存在，如果没有这个电阻，Ｑ1 的Ｃ极静态电流会很小，高频信号通过 此管子的时候，管子将不能处于线性放大区，导致频率响应的问题． 2) D 点电压 VD 高电压要低于ＶＣＣ－０．５Ｖ（接近饱和区了），否则高频信号 通过此管子的时候，在ＶＤ的高电压处不能处于线性放大区，导致频率响应的 问题．确保起见，设计为小于ＶＣＣ－０．８Ｖ比较安全． 3) D 点电压 VD 低电压要低于ＶＣＣ－２．８Ｖ，确保２Ｖ的动态范围．由于输 出有耦合电容Ｃ，则 VD 的最低电压不是０V, 而是与 D 点静态电压 VD0 成比 例（原因见注释），用数学关系表达为 VD＞＝VD0＊（R1+R2）/(R1+R2+R3+Rf)=VDL 4) D 点静态电压 VD0 一般设计成动态范围的中间电压，那就可以大概设计为 VCC-1.8V 或再小一点； 5) R8 的静态电流几乎全部经过Ｒ１，将产生 0.1V 的电压，考虑到这一点，Ｑ1 的 B 极静态电压设计为， VD0＊R1/(R1+R2)+0.1+0.6V 3． 输出耦合电容Ｃ的问题： 1) 输出耦合电容Ｃ推荐加上，否则将会导致 cvbsout 含有直流成分，一方面增加功 耗和 Q2 的发热，一方面异常的供电有可能导致接收设备出问题（比如冷开机不 能复位，烧 esd 器件等等）； 2) 输出耦合电容Ｃ的大小问题，业内以 220uF 居多，一般地说大于 100uF 就可以 了，但是如果电性能指标转从 cvbsout 上测试，则推荐 470uF 以上，否则会测不 准． 注释１：Q1 的 C 极电流影响和 Q1,Q2 的线性不理想，会导致实际放大倍数比 (R2+R1)/R1 小，所以可以调整以下 R1,R2 的大小解决这个问题． 注释２：VD 的最低电压不是０V 的问题，把相关元件拆开来后，见下面的原理图， R3 75R R2 75R R1 75R +C $$F/16V Rf 75R D Id Q2 的 C 极提供给 D 点的电流设为 Id, Id 主要部分是从电源经过 Q2 的 EC 极下 来的电流，设由 E->C 的方向为正向，则 Id>=0, 所以 Id 的效果会让 D 点电压升高， 在 Id=0 的时候，D 点电压最低。 若电容 C 的容量很大，C 上的电压将近似为直流电压，这个电压是等于 D 点的 静态电压 VD0 的。这个结论详细的机理如果有疑问，再讨论吧。 在 Id=0，Vc= VD0 的时候，D 点的电压 VDL 很明显等于 [VD0 / (R1+R2+R3+Rf)] ＊（R1+R2） 考虑到 Q1，Q2 都工作于放大状态，Id>0，D 点的电压将大于这个 VDL。 例子 1：设 VCC=5V，VD0=3.2V, R1=R2=R3=Rf=75，VD>1.6v=VDL, 例子 2：设 VCC=5V，VD0=3.2V, R1=R2=200, R3=Rf=75，VD>2.3v=VDL, 显然，例 2 达不到动态范围的要求，让输出信号出问题。 注释 3 静态电压 VD0 与 VDL 的差值是动态范围的负半区的极限，增加这个差值可 以增加动态范围： VD0-VDL=[VD0 / (R1+R2+R3+Rf)] ＊（R3+Rf） 一般 R3=Rf=75, 所以增加 VD0 和减小 R1+R2 都可以增加负半区的动态 范围。 若发现上文有啥错误或有什么问题，欢迎提出来讨论。