理解Altera CPLD中的时钟

Altera 公司 2010 年 12 月 AN-629-1.0 应用笔记 © 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and serv www.altera.com/common/le accordance with Altera’s stand without notice. Altera assume service described herein excep version of device specification 101 Innovation Drive San Jose, CA 95134 www.altera.com 理解 Altera CPLD 中的时钟 ice marks are the property of their respective holders as described at gal.html. Altera warrants performance of its semiconductor products to current specifications in ard warranty, but reserves the right to make changes to any products and services at any time s no responsibility or liability arising out of the application or use of any information, product, or t as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest s before relying on any published information and before placing orders for products or services. 本应用笔记介绍了 MAX® II 和 MAX V 器件中的外部与内部时序参数以及时序模型。 Altera® 器件提供了与仿真到应用相符合的可预测器件性能。在进行器件编程前，您 可以确定设计中最差情况下的时序延迟。 您可以使用以下几种方式来估算传播延迟： ■ Quartus® II TimeQuest 时序分析器 ■ 本应用笔记提供的时序模型 ■ MAX II器件手册的DC and Switching Characteristics章节和MAX V器件手册的DC and Switching Characteristics for MAX V Devices 章节中列出的时序参数。 1 通过使用 Quartus II TimeQuest 时序分析器可以得到最精确的时序结果。要了解详细 信息，请参考时序模型 vs Quartus II TimeQuest 时序分析器 （第 9 页）。 f 读者应该熟悉器件体系结构以及特性，要得到关于体系结构以及时序参数指定值的详 尽说明，请参考 MAX II 器件手册的 DC and Switching Characteristics 章节和 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices 章节。 本应用笔记包含以下几部分内容： ■ 外部时序参数 （第 2 页） ■ 内部时序参数 （第 2 页） ■ MAX II 和 MAX V 器件中用户闪存的内部时序参数 （第 4 页） ■ 时序模型 （第 5 页） ■ 计算时序延迟 （第 5 页） ■ 可编程输入延迟 （第 8 页） ■ 时序模型 vs Quartus II TimeQuest 时序分析器 （第 9 页） Subscribe 2 外部时序参数 外部时序参数 外部时序参数体现了实际的引脚至引脚时序特性。每一个外部时序参数都是由几种内 部时序参数组合而成。 f 您可以在MAX II器件手册的DC and Switching Characteristics章节和MAX V器件手册 的 DC and Switching Characteristics for MAX V Devices 章节中查找到外部时序参 数值。这些外部时序参数是经过了大量的性能度量及测试后得到的最差情况下的值。 1 列出了 MAX II 和 MAX V 器件的外部时序参数。 内部时序参数 在一个器件中，由单独的体系结构单元产生的时序延迟叫做内部时序参数，并不能准 确地测量出这些参数。所有的内部参数都以斜体表示。 表 2 列出了 MAX II 和 MAX V 器件的内部时序微参数。 表 1. MAX II 和 MAX V 器件的外部时序参数 参数 说明 tPD1 I/O 布局中最差情况下的引脚到引脚延时。使用对角线路径横跨器件，并通过与输出引脚相邻逻辑阵列模块 (LAB) 中的一个查找表 (LUT)。使用从相邻逻辑单元 (LE) 到输出引脚的快速 I/O 互联。 tPD2 I/O 布局中最优情况下的引脚到引脚延时。在与输入引脚相邻的单边逻辑单元 (LE) 中实现组合逻辑 (2 个输入“与”门 )。显示了两个输入端的最长引脚路径。使用从相邻逻辑单元 (LE) 到输出引脚的快速 I/O 互联。 tCLR 寄存器清零延时时间。从寄存器清零输入跳变到外部输出端输出低电平的时间。 tSU 全局时钟建立时间。全局 (同步 )时钟信号在时钟引脚上有效之前，输入引脚上必须有数据流输入所需要的时间。 tH 全局时钟保持时间。全局时钟信号在时钟引脚上有效之后，输入引脚上必须有数据流输入所需要的时间。 tCO 全局时钟至输出的延时。全局时钟在时钟引脚上有效后，得到有效输出所需的时间。 tCNT 最小全局时钟周期。由全局同步计数器维持的最小周期。 表 2. MAX II 和 MAX V 器件的内部时序微参数 (1/2) 参数 说明 tLUT 逻辑单元组合查找表的数据输入到数据输出延时。 tCOMB 组合路径延迟时。从来自查找表的组合逻辑信号旁路逻辑单元寄存器到在逻辑单元输出端上可用所需要的延迟时间。 tCLR 逻辑单元寄存器清零延时。从寄存器的异步清零输入端的置位到寄存器输出端在逻辑低电平上开始稳定所需要的延迟时间。 tPRE 逻辑单元预置延迟时间。从寄存器的异步预置输入端的置位到寄存器输出端在逻辑高电平上开始稳定所需要的延迟时间。 tSU 时钟之前的逻辑单元寄存器建立时间。寄存器时钟上升沿确保寄存器能够正确存储输入数据之前 ,寄存器数据端上的信号开始稳定并且使能输入端所需要的时间。 tH 时钟之后的逻辑单元寄存器保持时间。寄存器时钟上升沿确保寄存器能够正确存储输入数据之前 ,寄存器数据端上的信号开始稳定并且使能输入端所需要的时间。 tCO 逻辑单元寄存器时钟至输出延迟时间。从寄存器时钟的上升沿到寄存器输出端上有数据之间延迟时间。 理解 Altera CPLD 中的时钟 Altera 公司 2010 年 12 月 内部时序参数 3 tC 寄存器控制延迟。发送信号到逻辑单元寄存器的时钟，预置或者清零端所需要的时间。 tFASTIO 组合输出延迟。tFASTIO 是与模块相邻的逻辑单元中组合逻辑信号使用快速 I/O 互联到输出 I/O 模块所需要的时间。 tIN I/O 输入脚和缓冲器延迟。tIN 应用在用作输入端的 I/O 引脚。 tGLOB 当 GCLK 引脚使用在全局信号时，tGLOB 应用在该引脚上。tGLOB 是通过全局时钟网络对全局信号进行从GCLK 引脚到 LAB 列时钟的布线所需要的延迟时间。 tIOE 内部生成的输出使能延迟。从互联上的内部生成信号到三态缓冲器的输出使能之间所需要的延迟时间。 tDL 输入端布线延迟。从作为输入端使用的行 I/O 引脚到与它相邻的逻辑单元中出现的延迟。 tIODR 行互联的输出数据延迟。对信号进行从互联到 I/O 单元的布线所产生的延迟。 tOD 输出延迟缓冲器和管脚延迟。要了解与各种 I/O 标准、电流驱动以及斜率相关联的延迟加法器的详细信 息，请参考 MAX II 器件手册的 DC and Switching Characteristics 章节以及 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices 章节中的时序模型以及部分。 tXZ 输出缓冲器禁用延迟。输出缓冲器的使能控制被禁用后 , 在输出引脚出现的高阻抗所需的延迟。要了解 与各种 I/O 标准、电流驱动以及斜率相关联的延迟加法器的详细信息，请参考 MAX II 器件手册的 DC and Switching Characteristics章节以及 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices章节中的时序模型以及规范部分。 tZX 在使能三态缓冲器的使能控制后 ,从解除输出缓冲器使能控制到输出引脚呈现高阻态之间的延时。要了 解与各种 I/O 标准、电流驱动以及斜率相关联的延迟加法器的详细信息，请参考 MAX II 器件手册的 DC and Switching Characteristics章节以及 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices章节中的时序模型以及规范部分。 tC4 使用平均负载的列互联延迟时间。tC4 覆盖四行 LAB。 tR4 使用平均负载的行互联延迟时间。tR4 覆盖四列 LAB。 tLOCAL 本地的互联延迟。 表 2. MAX II 和 MAX V 器件的内部时序微参数 (2/2) 参数 说明 Altera 公司 2010 年 12 月 理解 Altera CPLD 中的时钟 4 MAX II 和 MAX V 器件中用户闪存的内部时序参数 MAX II 和 MAX V 器件中用户闪存的内部时序参数 MAX II 和 MAX V 器件中用户闪存 (UFM) 的内部时序参数是 UFM 体系结构单元产成的时 序延迟 , 并不能准确地测量出这些参数。所有的时序参数以斜体来表示。 表 3 列出了 MAX II 和 MAX V 器件中用户闪存的时序微参数。 表 3. MAX II 和 MAX V 器件中用户闪存的内部时序微参数 参数 说明 tASU 地址寄存器移位信号到地址寄存器时钟的建立时间。 tAH 来自地址寄存器时钟的地址寄存器移位信号保持时间。 tADS 地址寄存器数据输入到地址寄存器时钟的建立时间。 tADH 来自地址寄存器时钟的地址寄存器数据输入保持时间。 tDSS 数据寄存器移位信号到数据寄存器时钟的建立时间。 tDSH 来自数据寄存器时钟的数据寄存器移位信号保持时间。 tDDS 数据寄存器数据输入到数据寄存器时钟的建立时间。 tDDH 来自数据寄存器时钟的数据寄存器数据输入保持时间。 tDCO 输出数据移出时，从数据寄存器时钟到数据寄存器输出所产生的延时。 tDP PROGRAM信号到数据时钟的保持时间。 tPB 从 PROGRAM上升沿到用户闪存 BUSY信号上升沿之间的最大延时。 tBP 从用户闪存 BUSY信号变低到 PROGRAM信号变低所允许的最小延时。 tPPMX 配置中 busy 脉冲的最大长度。 tAE 到地址时钟的最小 ERASE信号保持时间。 tEB ERASE上升沿与用户闪存 BUSY信号上升沿之间的最大延时。 tBE 从用户闪存 BUSY信号变低到 ERASE信号变低所允许的最小延时。 tEPMX 擦除期间忙脉冲的最大长度。 tRA 最大读取访问时间。从 DRSHFT信号变低到在数据寄存器输出端观察到数据的第一个比特之间的延时。 tOE 从 OSC_ENA 信号到达用户闪存，到 OSC 上升时钟离开 UFM 之间的延时。 tOSCS OSC_ENA上升沿到 ERASE/PROGRAM信号上升沿之间的最大延时。 tOSCH ERASE/PROGRAM信号变低到 OSC_ENA信号变低之间所允许的最小延时。 理解 Altera CPLD 中的时钟 Altera 公司 2010 年 12 月 时序模型 5 时序模型 时序模型是简化的结构图，描述了 Altera 器件中的延迟。可以在不同的路径上实现逻 辑。通过分析项目的 Quartus II Text‐Format Report File (.rpt) 中列出的， 您可以跟踪设计中使用的实际路径。然后，您可以对相应的内部时序参数求和来估算 器件的延时。 MAX II 和 MAX V 器件体系结构有一个全局走线时钟。MultiTrack 互联在所有 MAX II 和 MAX V 器件密度和速度等级中确保了可预测的性能，正确的仿真以及正确的时序分 析。 图 1 显示了 MAX II 和 MAX V 器件中的时序模型。 计算时序延迟 通过图 1 中所示的时序模型，您可以计算出 MAX II 和 MAX V 器件中近似的引脚至引脚 时序延迟。 f 要了解详细信息，请参考 MAX II 器件手册的 DC and Switching Characteristics 章节 和 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices 章节。 每一个外部时序参数都是由几种内部时序参数计算得来。图 2 到图 6 显示了 MAX II 和 MAX V 器件中的外部时序参数。MAX II 和 MAX V 器件中，要计算一个遵从不同路径 的信号延迟，请参考时序模型来确定要叠加的内部时序参数。 图 1. MAX II 和 MAX V 器件中的时序模型 I/O引脚I/O输入延迟 tIN INPUT 全局输入延迟 tC4 tR4 输出延迟 tOD tXZ tZXt L O CA L tGLOB 逻辑阵列 I/O引脚 tFASTIO 输出布线延迟用户闪存 来自相邻的LE 到相邻的LE 输入布线延迟 tDL tLUT tC LUT延迟 寄存器控制延迟 寄存器延迟 tCO tSU tH tPRE tCLR Data-In/LUT链 数据输出 tIODR 输出和输出使能数据延迟 tIOE tCOMB 组合路径延迟 Altera 公司 2010 年 12 月 理解 Altera CPLD 中的时钟 6 计算时序延迟 1 要得到最精确的时序结果，请使用 Quartus II TimeQuest 时序分析器，它考虑到了次 要因素带来的影响，例如布局以及扇出。 除了采用 16 mA 电流强度的 3.3- V LVTTL，当使用其他 I/O 标准时， ΔtOD 代表 tOD 微参 数的加法器延迟 ( 请参考图 2)。 f 要了解关于加法器延迟值的详细信息，请参考 MAX II 器件手册的 DC and Switching Characteristics 章节和 MAX V 器件手册的 DC and Switching Characteristics for MAX V Devices 章节。 表 4 根据器件密度列出了逻辑阵列模块 (LAB) 数量。 图 2. 外部时序参数 (tPD1) ( 注释 1) 图 2 注释 : (1) tPD1 = tIN + N x tR4/4 + M x tC4/4 + tLUT + tCOMB + tFASTIO + (tOD + ΔtOD) TRI LUT MAX II/ MAX V Device 表 4. 根据器件密度列出的逻辑阵列模块 (LAB) 数量 器件系列 器件密度 N LAB 行数 M LAB 列数 MAX II EPM240 4 6 EPM570 7 12 EPM1270 10 16 EPM2210 13 20 MAX V 5M40Z 4 6 5M80Z 4 6 5M160Z 4 6 5M240Z ( 注释 1) 4 6 5M240Z ( 注释 2) 7 12 5M570Z 7 12 5M1270Z ( 注释 3) 10 16 5M1270Z ( 注释 4) 13 20 5M2210Z 13 20 表 4注释 : (1) 不适用于 5M240Z 器件的 T144 封装。 (2) 仅适用于 5M240Z 器件的 T144 封装。 (3) 不适用于 5M1270Z 器件的 F324 封装。 (4) 仅适用于 5M1270Z 器件的 F324 封装。 理解 Altera CPLD 中的时钟 Altera 公司 2010 年 12 月 计算时序延迟 7 下面是外部时序的一个实例： tPD1 应用于采用 16 mA 驱动电流的 3.3‐V LVTTL 快速摆率 I/O 标准的 5M240Z 器件： tPD1 = tIN + 4 × tR4/4 + 6 x tC4/4 + tLUT + tCOMB + tFASTIO + tOD……(a) tPD1 应用于采用 7 mA 驱动电流的 2.5‐V LVTTL 快速摆率 I/O 标准的 5M240Z 器件： tPD1 = (a) + (ΔtOD of 2.5-V LVTTL fast slew 7 mA) 图 3. 外部时序参数 (tPD2) ( 注释 1) 图 3 注释 : (1) tPD2 = tIN + tDL + tLUT + tCOMB + tFASTIO + (tOD + ΔtOD) 图 4. 外部时序参数 (tCO) ( 注释 1), ( 注释 2) 图 4 注释 : (1) tCO = tGLOB + tC + tCO + (N x tR4/4 + M x tC4/4) + (tIODC or tIODR) + (tOD + ΔtOD) (2) 常数 N 和 M 会受器件中 LAB 位置变化的影响。 图 5. LE 寄存器清零和预置时间 (tCLR) ( 注释 1) 图 5 注释 : (1) tCLR = tGLOB + tC + tCLR + (N x tR4/4 + M x tC4/4) + (tIODC or tIODR) + (tOD + ΔtOD) 图 6. LE 寄存器清零和预置时间 (tPRE) ( 注释 1) 图 6 注释 : (1) tPRE = tGLOB + tLOCAL + tC + tPRE + (N x tR4/4 + M x tC4/4) + (tIODC or tIODR) + (tOD + ΔtOD) TRI LUT MAX II/ MAX V Device 逻辑单元 寄存器 逻辑单元 寄存器 逻辑单元 寄存器 Altera 公司 2010 年 12 月 理解 Altera CPLD 中的时钟 8 可编程输入延迟 来自 I/O 数据和时钟输入的建立和保持时间 Quartus II 软件可能会使用从输入引脚到寄存器引脚的额外布线延迟，以确保逻辑单 元寄存器的零保持时间。Altera 建议使用 Quartus II TimeQuest 时序分析器来得到建 立和保持时间。图 7和图 8 显示了 MAX II 和 MAX V 器件的建立和保持时间。 1 在组合逻辑实现中，图 4 到图 8 中常数 N 和 M 会受器件中 LAB 位置变化的影响。 可编程输入延迟 为保证一个零保持时间，可编程输入延迟提供一个可以在输入引脚加入一个延迟的选 项，您可以在 Assignments 菜单中 Assignment Editor 中逐一为每个引脚设定这一选 项。 请按照以下步骤在 Quartus II 软件中对已选的输入引脚打开输入延迟： 1. 在设计文件中选择输入引脚名。 2. 在 Assignment Editor 中右键单击选择 Locate。 3. 双击 Assignment Name 下的单元并从下拉列表中选择 Input Delay from Pin to Internal Cells。 4. 在刚建立的约束名称右边，双击 Value 单元并输入 1. 5. 在 File 菜单上，单击 Save。 图 7. 建立和保持时间 (tSU) ( 注释 1) 图 7 注释 : (1) tSU = (tIN + N x tR4/4 + M x tC4/4 + tLUT) - (tGLOB + tC) + tSU 图 8. 建立和保持时间 (tH) ( 注释 1) 图 8 注释 : (1) tH = (tGLOB + tC) - (tIN + N x tR4/4 + M x tC4/4 + tLUT) + tH 逻辑单元 寄存器组合逻辑 逻辑单元 寄存器组合逻辑 理解 Altera CPLD 中的时钟 Altera 公司 2010 年 12 月 时序模型 vs Quartus II TimeQuest 时序分析器 9 时序模型 vs Quartus II TimeQuest 时序分析器 虽然基于时序模型的手动计算能够实现对设计性能的评估，但是 Altera 建议您采用 Quartus II TimeQuest 时序分析器以得到关于设计性能更准确的信息，这是因为 Quartus II TimeQuest 时序分析器考虑到了影响布线微参数的次要因素，例如： ■ 每一信号在延迟路径上的扇出 ■ 相对于信号源和目的的负载作用点 ■ 信号源和目的间的距离 ■ 各种互联长度，其中的一些互联在器件的边沿上被截断 文档修订历史 表 5 列出了本应用笔记的文档修订历史。 表 5. 文档修订历史 日期 版本 修订内容 2010 年 12 月 1.0 首次发布。 Altera 公司 2010 年 12 月 理解 Altera CPLD 中的时钟 10 文档修订历史 理解 Altera CPLD 中的时钟 Altera 公司 2010 年 12 月 理解Altera CPLD中的时钟 外部时序参数 内部时序参数 MAX II和MAX V器件中用户闪存的内部时序参数 时序模型 计算时序延迟 来自I/O数据和时钟输入的建立和保持时间 可编程输入延迟 时序模型vs Quartus II TimeQuest时序分析器 文档修订历史