EDA2014练习

EDA重要 一、掌握基本语句的使用： IF语句 CASE语句 WHEN ELSE语句 WITH SELECT语句 二、掌握层次化： 1、元件例化：端口映射位置关联、名字关联 2、混合编程：VHDL与原理图混合设计 三、掌握状态机设计： 掌握MOORE和MEALY状态机程序设计 四、掌握VHDL的基本语法 能解决VHDL编译中碰到的一般问题 练习题： 一、简答及术语解释 1、 什么是EDA？      电子设计自动化 2、 EDA设计的实质是？    以软件的设计方式设置硬件 3、 EDA与传统设计的区别？    EDA:自上而下的设计  传统：自下而上的设计 4、 EDA设计的特点是？      自上而下的设计 5、 VHDL ？        超高速集成电路硬件描述语言 6、 FPGA与CPLD的区别？    FPGA在结构上分为：可编程逻辑单元、可编程输入/输出单元、可编程连线。  CPLD在结构上分为:可编程逻辑宏单元、可编程输入/输出单元、可编程内部连线。 CPLD:基本结构是与或阵列 FPGA基于查找表结构的期间                                                                                                                              7、 硬件描述语言综合后（编译）结果是？一般软件编译后结果是？ 硬件描述语言综合后的结果是具体的结构网表或者通用原理图；一般软件编译后的结果二进制文件 8、 综合的意思是？ 在电子设计领域，其概念可表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 9、 时序仿真与功能仿真的区别？ 时序仿真，就是接近真实器件运行特性的仿真，仿真文件已包含了器件硬件特性参数，仿真精度较高。 功能仿真，是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。 10、写出下列缩写的中文意思：EDA、SOPC、IP、JTAG、ASIC、SOC、FPGA、CPLD、IEEE、LUT、RTL、LPM EDA：电子设计自动化 SOPC:可编程片上系统 IP：知识产权 JTAG：联合测试行动组 ASIC:专用集成电路 SOC:单片电子系统 FPGA:现场可编程门阵列 CPLD：复杂可编程逻辑器件 IEEE：电子电气工程师协会 LUT：可编程的查找表 RTL：寄存器传输级 LPM：参数可定制宏模块库 11、EDA开发 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。 12、信号与变量的区别？ 信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。变量，赋值符号用于变量赋值动作，立即生效。 二、选择题（部分是多选题） VHDL规定，任何一种数据对象的应用（  ） A、只需要限定数值类型                        B、只需要限定取值范围 C、既要限定数值类型又要限定取值范围          D、无所谓 2、BIT数据类型规定的取值范围是（  ） A、0、1                                      B、‘0’、‘1’ D、“0”、“1”                                  D、TRUE、FALSE 3、PROCESS旁的括号（ ）叫进程的敏感信号表，通常要求（ ） A、把一个输入信号放在敏感信号表中          B、把任意个信号放在敏感信号表中 C、只把自定义的信号放在敏感信号表中  D、把进程中的所有输入信号放在敏感信号表中 4、一般地，一个可综合的VHDL程序编译成可实现的电路端口模式有下面几种：（  ） A、IN、OUT                                B、IN、OUT、INOUT C、IN、OUT、BUFFER                      D、IN、OUT、INOUT、BUFFER  5、关于BUFFER端口的功能（  ） A、跟IN端口类似                                      B、跟OUT端口类似 C、跟INOUT端口功能完全相同                          D、跟INOUT端口类似 6、下列 标识符，哪个是正确的（）？ A、74161        B、RETURN    C、 sign_N  D、NOT-ACK 7、“--”是注释符号，其作用是（  ） A、参加逻辑综合                            B、隔离程序，添加程序说明文字 C、产生组合电路                            D、以上都不对 8、一个可综合的、完整的VHDL程序有比较固定的结构，通常包含（  ）： A、信号与变量                                B、实体、结构体 C、库和程序包的使用声明、实体描述、结构体描述 D、以上都不正确 9、下面哪组不属于STD-LOGIC所定义的取值范围？（  ） A、‘U’、‘Z’、‘H’                          B、‘W’、‘L’、‘0’ C、‘X’、‘H’、‘1’                          D、‘0’、‘1’、‘V’ 10、VHDL要求赋值符“〈=”两边的数据类型（  ） A、必须一致                                  B、必须是整型 C、必须是自然数                              D、必须是位矢量 11、VHDL中规定（  ） A、IEEE库默认打开的                          B、STD和WORK 都是默认打开的 C、VITAL默认打开的                          D、所有库都默认打开的 12、对于QUARTUS和MAX PLUS，编写完程序后保存时，正确的文件名是（ ）。 A、实体名.ttf    B、结构体名.tdf    c、结构体名.vho    D、实体名.GDF E、实体名.txt    F、实体名.VHD 13、VHDL程序可以存入（  ） A、根目录  B、桌面  C、中文文件夹  D、非中文文件夹 14、下面表述不正确的是      ： A、WHEN ELSE语句必须在进程里          B、IF语句必须在进程里 C、CASE语句必须在进程里              D、函数调用必须在进程里 15、下列描述，正确的是      。 A、WHEN ELSE语句与CASE语句都允许有条件重叠的现象  B、WITH SELECT语句允许有条件重叠的现象 C、WITH SELECT语句与WHEN ELSE语句都不允许有条件重叠的现象      D、WITH SELECT语句与CASE语句都不允许有条件重叠的现象 16、一般地，综合后相同的逻辑功能，下面哪个描述正确？（  ） A、IF语句比CASE语句耗用更多的硬件资源 B、IF语句与CASE语句耗用同样的硬件资源 C、CASE语句比IF语句耗用更多的硬件资源 D、以上都不正确 17、对于有符号的数据类型，下面哪个表示-5？（  ） A、“-5”  B、“1101”  C、“-101”  D、“1011” 18、VHDL中，数据对象有哪三类？（  ） A、信号、变量、全局变量      B、信号、变量、常量 B、信号、变量、类属参量      D、信号、变量、类属参量 19、VHDL中的求和操作符，其加减操作符的操作数的数据类型要求是（  ）。 A、整数  B、实数  C、标准逻辑  D、BIT 20、对于信号和变量的说法，哪一个是不正确的：_________ A、变量的赋值是立即完成的    B、信号用于作为进程中局部数据存储单元 C、信号在整个结构体内的任何地方都能适用  D、变量和信号的赋值符号不一样 21、运算符重载就是允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，所谓新的操作符是指（）。 A、允许被重载的运算符能够对新的数据类型进行操作，或者允许不同的数据类型之间用此运算符进行运算 B、允许加号“+”进行乘除运算 C、允许加号“+”进行乘方运算 D、以上都不正确 22、只能在进程里起作用的是（ ）。 A、信号  B、常量  C、类属参量  D、变量 23、对于d<=(1=>e(1),3=>e(5),others=>e(1) ); 下面操作哪个与之等价？（） A、d<=e(1)& e(1)&e(3)& e(5)&e(1) B、d<=e(1)& e(3)&e(1)& e(3)&e(1) C、d<=e(1)& e(5)&e(3)& e(3)&e(1) D、都不正确 24、移位操作符的操作数类型必须是（  ）。 A、std_logic  B、std_logic_VECTOR  C、BIT、BIT_VECTOR或BOOLEAN  D、整型 25、关于时序电路，可以通过哪个语句实现？（  ） A、上升沿检测语句 B、不完整的条件语句 C、完整的条件语句 D、以上都可能 26、关于异步控制信号与同步控制信号，哪些描述是正确的？（ ） A、凡是放在时钟边沿检测条件语句以外（以上）的控制信号都是同步控制信号 B、凡是放在时钟边沿检测条件语句以外（以上）的控制信号都是异步控制信号C、凡是放在时钟边沿检测条件语句以外（以下）的控制信号都是同步控制信号 D、凡是放在时钟边沿检测条件语句以外（以下）的控制信号都是异步控制信号 27、VHDL不允许在不同进程中对同一信号赋值，原因是（  ）。 A、时钟边沿检测都是上升沿检测或都是下降沿检测 B、时钟边沿检测一个上升沿检测，一个下降沿检测 继续阅读