LVDS接收器中时钟数据恢复电路的研究与设计

LVDS接收器中时钟数据恢复电路的研究与设计 I摘 要 低电压差分信号技术LVDS以低电压摆幅的高速差动信号传输数据可以实现 点对点或一点对多点的连接具有低功耗、低误码率、低串扰和低辐射等特点能够在 广泛的应用领域里解决高速数据传输的瓶颈问题。LVDS接收器芯片已成为目前高 速接口芯片市场的研究热点。 本文主要讨论了应用于平板显示器中LVDS接收器芯 片的研究与设计。芯片采用“自顶向下”和“由底向上”相结合的正向设计方法。首先 按照接收器芯片需完成的功能确定系统的结构。数据在传输过程中受抖动和偏移的 影响会使数据眼图的有效采样区间减小造成采样误差。接收器需要对这些抖动和偏 移进行处理恢复出正确的采样数据。因此我们将接收器划分为Deskew模块时钟数据 恢复模块和采样及串并转换电路模块。接着对电路各个模块进行分析设计最后对芯 片进行全局仿真验证。本文的研究重点是时钟数据恢复电路详细介绍了此模块中边 沿检测器相位内插器和采样时钟产生器等子电路的设计过程并给出相应的仿真结果 和分析。 在前面研究的基础上采用TSMC 90 nm Mix-Signal Salicide1.2V/3.3V和 TSMC 90 nm tcbn90lphp工艺分别完成了模拟和数字部分的设计并对接收器芯片全 局功能进行仿真。仿真结果表明芯片可以支持的单通道最大数据传输率为1.2 Gbps 能够容忍的抖动和偏移达到?250 ps同时在低频时产生使能关断信号使系统功耗降 低。仿真结果表明本设计指标达到既定的要求。 关键词低压差分信号 抖动和偏移 时钟数据恢复 相位内插器 串并转换 IIAbstract Low-Voltage Differential Signaling LVDS transfers data using high speed differential signal with a low voltage swing which can achieve a point-to-point or point-to-multipoint connections. Since it has many advantages such as low power low BER low crosstalk and low radiation it can be helpful to solve the bottleneck problem of high speed data transferring in extensive application fields. LVDS receiver has become the star of the high speed I/O interface chip research. In this paper the research and design of a LVDS receiver applied in Flat Panel Display is demonstrated. We design the chip by means of “top-down” and “bottom-up” mixed technique. Firstly according to the functions the IC should have the structure of the system is determined. The data eye’s effective sampling margin is degraded by the effect of jitter and skew during the transmission which may lead to sampling error. A receiver is designed to handle this jitter and skew and recover the correct sampled data. We divide our receiver into Deskew module Clock and Data Recovery module and Sampling amp Serial to parallel S2P module based on the analysis. Secondly we work on the design of receiver’s sub-blocks. Finally the whole chip simulation and verification are conducted. This paper puts emphasis on the design of CDR circuit so we present a detailed description on the design of Edge detector Phase Interpolator PI and Sampling Clock Generator in our receiver corresponding simulation result and analysis are also shown in the paper. On the basis of above research the analog part is designed in TSMC 90 nm Mix-Signal Salicide1.2V/3.3V and digital part is designed in TSMC 90 nm tcbn90lphp process repectively and simulation of whole chip’s performance is done as well. Simulation result shows that the receiver can support a maximum data rate of 1.2 Gbps each channel the toleration of skew and jitter can be up to ?250 ps meanwhile the receiver can generate a disable signal to shutdown certain modules during lower frequency which lead lower power consumption. Simulation result shows that circuit works very well and meets the target specification which proves a successful design. Keywords: LVDS Skew and Jitter Clock and Data Recovery Phase Interpolator S2P 独 创 性 声 明 本人声明所呈交的学位论文是我个人在导师的指导下进行的研究工作 及取得的研究成果。尽我所知除文中已标明引用的内容外本论文不包含任何其他人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集体均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。 学位论文作者签名 年 月 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的即学校有权保留并向国家有关部门或机构送交论文的复印件和电子版允许论文被查阅和借阅。本人授权华中科技大学可以将本学位论文的全部或部分内容编入有关数据库进行检索可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 保 密?在______年解密后适用本授权书。 本论文属于 不保密?。 请在以上方框内打“?” 学位论文作者签名 指导教师签名 日期年 月 日 日期年 月 日 11 绪论 信息时代的不断发展人们对信息技术的要求也随之不断提高。随着集成电路性能的不断提高和网络技术的日益发展数据传输和交换量越来越大人们对通信带宽的需求也越来越高高速数据传输已经成为限制系统整体性能的一个重要瓶颈LVDS这种高速低功耗接口为解决这一瓶颈问题提供了可能。 1.1 课题的背景和研究的意义 1.1.1 LVDS简介 LVDS接口又称RS-644总线接口是20世纪90年代才出现的一种数据传输和接口技术。LVDS即低电压差分信号这种技术的核心是采用极低的电压摆幅高速差动传输数据可以实现点对点或一点对多点的连接具有低功耗、低误码率、低串扰和低辐射等特点。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。目前流行的LVDS技术有两个标准一个是TIA/EIA电讯工业联盟/电子工业联盟的ANSI/TIA/EIA644标准另一个是IEEE 1596.3标准1。 1995年11月以美国国家半导体公司为主推出了ANSI/TIA/EIA644标准标准中建议了655 Mbps的最大速率和1.923 Gbps的无失真媒质上的理论极限速率2。1996年3月IEEE公布了IEEE 1596.3标准。这两个标准注重于对LVDS接口的电特性、互连与线路端接等方面的规范对于生产工艺、传输介质和供电电压等则没有明确3-4。 LVDS的工作原理如图1-1所示其驱动器由一个恒流源通常为3.5 mA驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗几乎不会消耗电?魉 约负跞 康那 缌鹘 骶?00 Ω的终端电阻在接收器输入端产生约350 mV的电压。当驱动状态反转时流经电阻的电流方向改变于是在接收端产生一个有效的“0”或“1”的逻辑状态5。 2VCCM1M2M3M43.5mA驱动器恒流源100Ω350mV接收器Out1Out2 图1-1 LVDS的工作原理示意图 LVDS技术之所以能够解决目前物理层接口的瓶颈正是由于其在速度、噪声/EMI、功耗、成本等方面的优点6-7。 1、高速传输能力 LVDS技术的恒流源模式低摆幅输出意味着LVDS能高速驱动例如对于点到点的连接传输速率可达800 Mbps对于多点互连FR4背板十块卡作为负载插入总线传输速率可达400 Mbps。 2、低噪声/低电磁干扰 LVDS作为低电压摆幅、低边沿速率、奇模式差分信号以及恒流驱动器的电流尖峰只产生很低的辐射。传输通路上的高频信号跳变产生辐射电磁场场强正比于信号携带的能量通过减小电压摆幅和电流能量LVDS把该场强减到最小差分驱动器引入了奇模式传输在传输线上流过大小相等、极性相反的电流电流在该线对内返回使得面积很小的电流回路产生最低的电磁干扰。当差分传输线紧耦合时串入的信号是作为共模电压出现在接收器输入的共模噪声中差分接收器只响应正负输入之差。因此当噪声同时出现在两个输入中时差分信号的幅度并不受影响。共模噪声抑制也同样适用于其他噪声源比如电源波动、衬底噪声和地弹等。 3、低功耗 1LVDS器件是用CMOS工艺实现的这就提供了低的 静态功耗 32负载100 Ω终端电阻的功耗仅为1.2 mW 3恒流源模式驱动设计降低系统功耗并极大地降低了电流的频率成分对功耗的影响。与其相比TTL/CMOS收发器的动态功耗相对频率呈指数上升。 4、节省成本 LVDS器件采用经济的CMOS工艺制造用低成本的电缆线和连接器件就可以达到很高的速率。由于功耗较低电源风扇等其他散热开销就大大降低。LVDS产生极低的噪声噪声控制和EMI等问题迎刃而解。与并行连接相比可以减少大量的电缆连接器和面积费用。 5、集成能力强 由于可在标准CMOS工艺中实现高速LVDS因此用LVDS模拟电路集成复杂的数字功能是非常有利的。LVDS内集成的串行化器和解串行化器使它能在一个芯片上集成许多通道。较窄的链路大大减少了引脚数量和链路的总费用。差分信号能承受高电平的切换噪声因而能用大规模数字电路进行可靠的集成。恒定电流的输出模式使LVDS只产生很低的噪声因此能实现完整的芯片接口系统。 1.1.2 LVDS在显示接口中的应用 LVDS最初是作为高功率ECL线驱动的替代技术而发展起来的。通过降低功率可以提高ECL的有限特性如普通电源供电、高集成度与低成本IC封装的兼容性等。LVDS可以抑制高达?1 V的共模噪声这种噪声可能是耦合噪声也可能是总线节点之间接地零电平的差值引起。美国国家半导体公司NSC和日本几家笔记本电脑生产商合作定义了平板显示器链接标准FPD-Link并生产出样片。该组样片刚面市即获得成功使XGA显示成为可能。采用XGA分辨率或更高标准的笔记本电脑95都采用了LVDS接口。 在SVGA级的显示器刚问世时显示屏所需要的像素带宽大概在720 Mbps左右当 位数据线和三位控制信号线以及一位时钟信号。要在时采用CMOS单端总线包括18 笔记本电脑中实现22位总线并不容易同时由于3 V或5 V的供电电压以及传输线负载的原因功耗很高。另外由于采用单端传输方式其噪声容限低。而因 4为电压摆幅、输出电流幅度以及传输线路的缘故其EMI高。一般需要外加电阻、电容来降低EMI干扰但是这会占用主板空间增加系统成本。增加总线宽度来提高传输速率的传统已经不能适应市场的发展。随着笔记本电脑向薄小的趋势发展从主板到显示器的总线也要求越来越窄。采用FPD-Link则能解决这个矛盾LVDS芯片组将18位的RGB信号和控制信号及时钟转换为3对LVDS数据和时钟。该方式有几大优点总线由原来的22根变到现在的8根线而对于主板来说可以取消以前要用的电阻和电容降低了成本和PCB空间。在显示器上FPD-Link接收电路将接收到的串行信号进行并行处理恢复像素数据和向时序控制器TCON提供控制信号。另外LVDS也逐渐演进为LDI标准。该标准由NSC及TI于1998年6月向VESA组织提出LDI更进一步加强了FPK-Link的传输速率及线驱动能力支持的像素速率由原来的65 MHz提高到112 MHz而LDI芯片也设计为双像素器件这意味着该芯片具有8条串行通道可支持48位的RGB信号通道数加倍带宽加倍。较高的时钟和双像素特点可以支持高达5 Gbps的传输率因而能支持XGA、SXGA、USCA、HDTV甚至QXGA平板显示器8。 LVDS的众多优点使其应用越来越广泛开放式LVDS显示接口OpenLDI芯片组充分表现了LVDS的效能。 1.1.3 LVDS接收器研究的意义 显示技术作为人机联系和信息展示的窗口已应用于娱乐、工业、军事、交通、教育、航空航天、卫星遥感和医疗等各个方面显示产业已经成为电子信息工业的一大支柱产业9。平板显示技术已成为近几年中国市场上最有发展潜力和利润空间的技术之一其中尤以TFT-LCD、PDP和OLED三种平板显示技术的发展最为引人瞩目。平板显示器以其体积小、厚度薄、重量轻、功耗低、无辐射、不闪烁、抗振性能好、抗干扰能力强、有效显示面积大、易于实现全色显示 等一系列突出优点市场应用前景非常广泛。无论是在台式PC、TV、笔记本电脑市场还是在数码相机、数码摄像机、PDA和手机主屏市场平板显示器件越来越受到消费者的青睐10-11。应用于平板显示接口中的LVDS接收器在显示器件中起到至关重要的作用因此也 5成为国内外众多IC公司的研究热点。 本课题来源于华中科技大学电子科学与技术系与国际某微电子公司合作开展的基于FPD-Link的LVDS接收器电路的设计项目。该接收器主要应用于10-bit Dual-link结构中单通道数据传输速率高达1.2 Gbps。 1.2 国内外研究动态 自LVDS技术提出以来LVDS接收器就成为国内外知名IC公司的研究热点其中NSCNational Semiconductor Corporation和TITexas Instruments是LVDS技术和市场的领导者。针对不同的应用和需求两家厂商开发了一系列的基于LVDS的接口芯片拥有很高的市场占有率12-14。近年来各大IC公司也分别加大了研究力度纷纷推出各自的LVDS接收器芯片15-16。表1-1列出了市场上主流的LVDS接收器芯片及其主要性能17-18。 表1-1 主流LVDS接收器芯片一览 型号 制造商 工作电压工作温度像素位 像素时钟MHz 数据传输率MaxDS90CF388A ?8-bit 32.5112 5.7Gbps DS90C3202 National National Semiconductor 3.3V -1070Semiconductor 3.3V -1070?10-bit 8135 9.45GbpsSN65LVDS302 TI 1.8V -4085?8-bit 465 1.755GbpsMAX9123 Maxim 3.3V -4085?8-bit 438 800MbpsSTLVDS32B ST 3.3V -4085?8-bit 420 400MbpsSY58602U Micrel 2.5/3.3V-4085?10-bit 50150 10.7GbpsTHC63LVD104 Thine 3.3V -4085?10-bit 890 6.3Gbps 目前市场上的LVDS接收器芯片适用于不同的平板显示器而不同应用中对显示分辨率的要求也不一样如手机显示屏和TV屏等因此各自的数据传输率也不同。应用于高清显示终端的LVDS接收器一般为10-bit但是目前产品的像素时钟都没有达到170 MHz以上。 和国外的众多LVDS接收器芯片相比国内的相关工作几乎是空白国内使用 6的基本上都是国外厂商提供的成品少数开发的LVDS接收器芯片技术水平较低。山东芯元微电子有限公司于2006年7月研发成功一款LVDS接口芯片但是芯片性能参数和国外产品相比还有一定的差距。LVDS接收器芯片市场基本上被国外知名IC公司占有后来者比较难进入但是从目前的发展形势来看显示领域前景广阔我们如果加大相关投入一定会使我国的LVDS接口芯片乃至整个显示接口芯片领域有长足的进步。 1.3 论文结构和主要内容 第一章是绪论目的在于介绍研究LVDS接收器芯片的意义。首先简要介绍了LVDS的标准、原理和优点接着论述了LVDS技术在显示接口中的应用进而引出研究LVDS接收器芯片的目的和意义接着分析了LVDS接收器芯片的国内外研究动态最后介绍本文的组织结构。 第二章首先阐述了时钟数据恢复电路的基本概念。然后分析了基于锁相环和过采样方法实现的时钟数据恢复电路。最后给出本文的时钟数据恢复电路的实现。 第三章是接收器芯片的整体设计包括芯片的整体功能和设计目标芯片系统结构和原理分析。 第四章是本文的重点详细介绍了时钟数据恢复电路的设计过程。对电路中各个模块的设计要点进行阐述数字部分给出设计思想以及功能验证模拟部分给出相关电路以及相应的仿真结果。 第五章是仿真结果分析给出芯片的全局仿真结果。 第六章是结论对全文进行总结。 72 时钟数据恢复电路概述 在有线通讯系统中信号需要通过特定的媒介传递。尽管如此信号本身具有的噪声以及在传递过程中无法避免的各种非理想因素的影响都会使其发生畸变。当信号到达接收端时为了能够从受到破坏的信号中提取有用的信息就必须尽可能的克服这些非理想因素的干扰。 时钟数据恢复Clock and Data Recovery CDR电路是接收器中 的核心部件19。接收端通过CDR从接收到的含有较大干扰和抖动的数字信号中提取接收位同步时钟并用这个时钟对该数据信号重新采样恢复出具有规范波形的原数据信号20。因此CDR的基本目的是判别出读取数据的最佳时钟相位并采样。 2.1 时钟数据恢复?幕 疚侍?对接收端的时钟数据恢复电路来说最主要的非理想因素有两个来源。第一类是信号在信道中传递时受到的外界干扰主要通过采取屏蔽措施予以消除。第二类由信道和线路码的非理想特性引起如发送端固有噪声、码间干扰以及基线漂移21。 对接收端来说发送端的噪声特性是给定的。这些噪声主要来自发送端的锁相环和多路选择器。克服此类噪声的主要方法是同时优化发送和接收电路。 码间干扰是由信道的有限带宽引起的。码间干扰使得信号的有效宽度减少。特别地长连0或1之后的1位码元甚至可能被干扰淹没。码间干扰的严重程度取决于信道与信号的带宽编码的长连0或1的长度。通常为克服码间干扰必须控制长连0或1的个数还可以在发送端加入预加重Pre-emphasis或在接收端加入均衡器Equalizer电路。图2-1显示了预加重和均衡的基本原理。由于这些电路的存在本文在研究时钟数据恢复电路时 图2-1 码间干扰的抑制 好认为不存在码间干扰的影响。 81010011a 预加重b 均衡 的编码各个码的直流值应该相同。对直流不平衡的编码来说交流耦合会带来所谓的基线漂移Baseline Wander问题。在接收端这会造成工作点的漂移。基线漂移会严重影响接收端判决器的工作。 2.2 时钟数据恢复的性能衡量 2.2.1 眼图 将不同周期的信号叠加在一起就可以得到眼图Eye Diagram。眼图是数据通信中常用的性能衡量方法借助它可以很方便的判断时序和幅度畸变的影响22。图2-2显示了一个眼图的示例图中还用虚线给出了一个MASK图样落在MASK以内的点越多误码率自然也就越高。MASK的峰值代表了最佳抽样时刻。左侧的眼图代表不存在抖动的情况中间的图样中存在抖动但抖动不是特别严重右侧的抖动则比较严重MASK的一部分被遮盖住了这时就会存在较大的误码率。眼图可以通过数字存储示波器测量。 9Unit IntervalUnit IntervalUnit Interval 图2-2 眼图示意图 2.2.2 抖动特性 OC标准中定义了较为完整的抖动特性包括抖动发生、抖动传递和抖动容限。理解这些定义可以帮助更好的理解时钟数据恢复电路。 抖动发生描述了时钟数据恢复电路自身的抖动特性。抖动容限说明了对特定频率的输入信号时钟恢复电路能够克服的抖动上限。随着输入信号频率的提高时钟恢复能够克服的抖动容限值降低23。当整个发射接收系统用于信号中继RePeater时抖动传递成为一个比较重要的指标抖动传递特性不好的接发器多级级联会造成很大的尖峰Peak。在OC标准中要求抖动传递曲线中尖峰不超过0.l dB。 2.2.3 误码率 误码率Bit Error Ratio BER定义为一定长度的数据序列中发生错误的比例。引起误码率的因素很多包括时钟和数据的相位抖动、幅度抖动和判决器的判决误差等。 DataClk 图2-3 误码率示意图 10图2-3是一个简单的说明。当时钟Clk的边沿超出数据的单位宽度时就一定会出现误码。而Clk边沿超出单位宽度的概率服从均值为0方差2tσ的正态分布这一事件出现的概率是可以估计的其中的tσ即为测量得到的时钟抖动。采用余误差函数误码率可以写成式2-1的形式其中的α为二分之一数据宽度与抖动tσ之比24。 221αerfcPe 2-1 2.3 时钟数据恢复电路的典型结构 通常的时钟数据恢复电路实现方法有两种锁相环PLL法和过采样Oversampling法。 2.3.1 锁相环法 锁相环法是通过反馈环路将接收端的时钟沿与从输入数据位流中检测到的边沿对齐从而提取时钟并用提取的时钟采样数据位流来恢复数据。图2-4是基于锁相环的时钟数据恢复电路的典型结构。电路主要由边沿检测器ED、鉴频鉴 相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO和判决电路DC组成25-26。 LoopFilterVCODecisionCircuitDoutDinRefUpDnVctrlIcpClockEdgeDetectorPhaseFreqe ncyDetectorChargePump 图2-4 锁相环式时钟数据恢复电路结构图 根据采用的鉴频 鉴相器种类的不同锁相环式时钟数据恢复电路又可以分为线性和非线性两种27。从 定义可以看出两者之间的差别在于时钟和输.