专用集成电路设计实践（西电版）第3章 电路设计

第3章　电路3.1　触发器的设计3.2　比较器设计3.3　运算放大器设计3.4　带隙基准设计3.5　振荡器设计3.6　LDO稳压器设计3.7　D/A转换器的设计3.8　A/D转换器的设计3.1　触发器的设计3.1.1　触发器的原理　　触发器是时序逻辑电路的最基本单元,在时序逻辑领域内占有相当重要的地位,它被作为基本记忆单元广泛应用于各种时序逻辑系统中。触发器包括单稳态触发器和双稳态触发器。我们把输出的电平有一个稳态和一个暂稳态的触发器称为单稳态触发器,而把输出电平为两个稳态的触发器称为双稳态触发器。触发器的种类很多,但所有的双稳态触发器都应具有以下特性:　　(1)有两个互补的输出Q和Q,即当Q=0时,Q=1,而当Q=1时,Q=0。　　(2)有两个稳定状态。若输入不发生变化,触发器必定处于其中某一个稳定状态并且可以长期保持下去。一般当Q=0和Q=1时称触发器处于0态,而当Q=1和Q=0时称触发器处于1态。　　(3)在输入信号的作用下,双稳态触发器可从一个稳定状态转换到另一个稳定状态,并继续稳定下去,直到下一次输入发生变化时,才可能再次改变状态。　　我们把输入信号没有发生变化直到输入信号发生变化之前的触发器状态称为电路的现在状态,用Qn和Qn来表示,而把输入信号发生变化后触发器所进入的状态称为它的下一态,用Qn+1和Qn+1表示。若用X来表示输入信号的集合,则触发器的下一状态是它的现在状态和输入信号的函数,即Qn+1=f(Qn,X)(3－1)　　式(3－1)称为触发器下一状态方程,简称状态方程,它是描述时序电路的最基本表达式。当然,对于每一种具体的触发器,状态方程的具体形式将各不相同,也就是每种触发器都有自己特定的状态方程,因此也把状态方程叫做特征方程。　　现在状态和下一状态是一个相对的概念,即是相对于输入变化而言的。在某一时刻输入变化后电路进入下一状态,而对于下一次变化而言,这就是触发器的现在状态。实际上也可以说,下一状态是对于某一时刻而言的,过了这个时刻,就为现在状态了。　　由于触发器具有两个稳定状态:0态和1态,所以它就能记忆一位二进制数的两个状态,也可以记住外部事件的两个状态。这种记忆作用的实质就是在触发器的稳定状态和外部输入作用之间建立起一一对应的关系,然后通过检查触发器的状态,反映出外部输入的情况。一位触发器可表达、存储记忆一位二进制信息;多位触发器可表达、存储记忆多位二进制信息(一组二进制代码)。当输入信号发生变化时,触发器电路会自动地“触发翻转”——从某一稳定状态(初态)自动转变到另一稳定状态(次态)。而且,这一“触发翻转”过程进行得极为迅速,所经历的时间极短,可认为是瞬间完成的。引起“触发翻转”的输入信号称为“触发信号”。当触发信号撤销后,触发器的次态会保持下来,直到新的触发信号再次“触发”前,次态会保持不变。在触发信号作用下,触发器自动由“初态”翻转到“次态”(有时也称之为“状态更新”)。利用触发器存储记忆、触发翻转、次态能保持的功能,可以对二进制代码进行寄存、移位;也可以对输入脉冲信号个数进行计数;还可以处理和变换输入脉冲信号波形,构成寄存器、计数器、脉冲信号处理与产生电路等多种数字电路。3.1.2　触发器的指标　　1.建立时间　　建立时间是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器。由图3－1可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前,门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,G5的输出状态要经过一级门电路的传输延迟时间才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足:tset≥2tpd。图3－1　维持阻塞D触发器结构图3－2　维持阻塞D触发器动态波形　　2.保持时间　　保持时间是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间。由图3－1可知,为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL>tpd。在D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,因此不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。　　3.传输延迟时间　　信号在通过触发器传输的前后,会出现一段时间的延迟,人们把这段时间叫做传输延迟时间。由图3－3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH称为触发器的传输延迟时间。图3－3　D触发器工作波形　　4.最高时钟频率　　为使触发器能正常工作,时钟信号频率往往要小于某一特定的值,这个特定的值即为最高时钟频率。图3－1中,为了保证由门G1～G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6的新的输出电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因而得到:3.1.3　常见触发器的结构　　1.RS触发器　　基本RS触发器是构成各种功能触发器的基本单元,它可以用两个二输入与非门或两个二输入或非门交叉耦合构成。图3－4是两个与非门耦合而成的触发器,它有两个输入端R、S和两个互补输出端Q和Q,一般用Q端的逻辑值来表示触发器的状态。当Q=0、Q=1时称触发器处于0态;当Q=1、Q=0时称触发器处于1态。图3－4　与非门构成的RS触发器　　根据与非门的逻辑关系,触发器的逻辑表达式为(3－3)　　由输入信号R、S的不同状态的组合可知,触发器的输入与输出的关系有4种情况:　　(1)当输入R=1,S=1时。当R、S都为1时,两个与非门的状态由原来的Q和Q的状态决定,不难推知,触发器的原来状态不变。触发器保持状态时,输入端都加高电平,需要触发翻转时,按要求在某一输入端加一负脉冲。例如在S端加负脉冲,使触发器置1,该脉冲信号回到高电平后,触发器仍维持1状态不变,相当于把S端某一时刻的电平信号存储起来,这就体现了触发器具有的记忆功能。　　(2)当输入R=1,S=0时。由式(3－3)可知,当S=0时,不论Q为何种状态,都有Q=1,Q=0。　　(3)当输入R=0,S=1时。由电路的对称性可知,当R=0时,不论Q为何种状态,都有Q=1,Q=0。　　(4)当输入R=0,S=0时。若R=S=0,则两个与非门输出均为1,这样就破坏了触发器的互补输出关系。在实际的电路中,因为门电路的延迟时间不一致,触发器的下一状态不能确定,所以这种情况是不允许的。因此人们规定输入信号R、S不能同时为0,即它要满足约束关系R+S=1。　　在实际电路中,由或非门耦合而成的触发器是很常见的。图3－5就是由两个或非门耦合而成的触发器结构,它也有两个输入端R、S和两个互补输出端Q和Q。根据或非门的逻辑关系,触发器的逻辑表达式为(3－4)图3－5或非门构成的RS触发器图3－6　CMOSRS触发器　　2.D触发器　　1)同步D触发器　　在同步RS触发器的输入回路加一个反相器,可以把两个输入端减为一个,从而构成D触发器。在下一个时钟脉冲,D触发器的逻辑输入被传送到输出。它常被用于计数器或移位寄存器中。图3－7为D触发器的逻辑电路结构,图中门a和b组成触发引导门,门c和d组成基本触发器。基本触发器的输入为(3－5)由此不难推出:　　当CP=0时,a、b门被堵,SD=1,RD=1,输出保持原态;　　当CP=1时,a、b门被打开,SD=D,RD=D,输出由D决定。由基本RS触发器的特征方程得出D触发器的特征方程为图3－7　同步D触发器的逻辑电路结构　　用CMOS传输门可以构成D触发器,其电路图如图3－8所示。当ø=0时,传输门TG1导通,TG2截止,因而Q=D;ø=1时,TG1截止,TG2导通,这时两个反相器通过传输门TG2构成反馈环,保存了在ø＝0时输入的信息。此电路最简单的电气设计是选取kN=kP和UTH=UDD/2,最简单的版图布局结构则选取所有器件有相同的宽长比W/L。图3－8　同步D触发器CMOS电路图　　2)主从D触发器　　将两个由反相时钟控制的D触发器级联就得到了一个D型主从触发器,其逻辑框图如图3－9所示。当ø=1时,输入数据通过传输门TG1被送入主触发器;在ø=0时,这个数据被保存在主触发器中并同时通过传输门TG3送入从触发器。第二个时钟脉冲周期来到时主触发器将接收新的数据,从触发器将保存上一时钟周期送入主触发器的数据。相应的标准CMOS主从D触发器电路结构如图3－10所示。图3－9　主从触发器逻辑框图图3－10　标准CMOS主从触发器电路图3.JK触发器　　常见的JK触发器包括主从JK触发器和边沿JK触发器。这里我们主要介绍主从JK触发器。　　主从JK触发器和主从RS触发器的区别在于当J=K=1时,触发器将翻转为与初始状态相反的状态,所以JK触发器不再存在输出状态不定的情况。主从JK触发器电路图如图3－11所示。图3－12为主从JK触发器的电压波形图(设初态为0)。图3－11　主从JK触发器电路结构图3－12　主从JK触发器的电压波形图　　4.T触发器与T′触发器　　把JK触发器的两个输入端连接在一起,就构成了另一种只有一个输入端的触发器,称为T触发器,其逻辑图如图3－13所示。采用与JK触发器同样的分析方法,可知这时的等效R、S输入信号为(3－7)因此,T触发器的状态方程为(3－8)T触发器的逻辑功能很简单,当T=0时,触发器的状态不变,而当T=1时,触发器的状态就翻转一次。T触发器的功能见表3－1。表3－1　T触发器功能表TQn+101QnQn　　5.各电路结构触发方式　　触发器的电路结构不同,其触发翻转的过程和特点也各不相同。即不同电路结构的触发器各有自己独具特点的“触发方式”。　　触发器的触发方式分为三种:“电平触发”、“主从触发”、“边沿触发”。　　(1)“基本RS结构”的触发器是“电平触发”方式。触发过程:当输入信号R、S端的电平发生变化时,触发器“触发翻转”,置0或置1;当R、S信号电平保持不变时,触发器保持原态不变。　　特点:　　①用R、S信号电平直接触发,即“电平触发”。　　②触发器的状态随着R、S信号电平的变化而变化,易受干扰,抗干扰能力差。　　③用R、S信号电平直接触发,不利于多个触发器协调地工作,使用不方便。　　(2)“同步RS结构”的触发器也是“电平触发”方式。　　触发过程:在时钟信号CP高电平(CP=1)期间,触发器接收输入信号电平,完成触发翻转;在CP=0期间,禁止输入信号进入触发器,触发器保持原态。　　特点:　　①CP=1期间,输入信号电平直接触发,属于“电平触发”方式。　　②用时钟信号CP来控制是否允许“触发”,可以协调多个触发器的动作步伐,实现“同步操作”。　　③CP=0期间,禁止触发翻转,抗干扰能力高于“基本RS结构”。　　④CP=1期间,输入信号的变化,会使触发器发生多次翻转,抗干扰能力有限。　　(3)“主从结构”的触发器是“主从触发”方式。触发过程:在时钟信号CP=1期间,主触发器接收输入信号,“更新状态”,从触发器状态保持不变;在时钟信号CP下降沿到来时,从触发器接收主触发器输出端信号,触发翻转。　　特点:　　①触发翻转的过程分两步走:CP=1期间,“主变,从不变”;CP=0到来时刻,“从随主变”,是“主从触发”方式。　　②触发器被触发的时刻是CP脉冲的下降沿,在每个CP周期,触发器状态只能变化一次,抗干扰能力优于“同步RS结构”。　　③主触发器是一个同步RS结构的触发器,在CP=1的全部时间内,输入信号的变化会直接影响主触发器状态,可能引起“误触发”。　　(4)“边沿结构”触发器的触发方式为“边沿触发”。触发过程:每当时钟信号CP的上升沿(或下降沿)到来瞬间,触发器接收输入信号,触发翻转,实现其逻辑功能。在CP=0、CP=1期间,触发器状态均不变。　　特点:　　①CP脉冲上升沿(或下降沿)时刻触发,是“脉冲沿触发”即边沿触发方式。　　②每个CP周期触发器状变只能更新一次。　　③触发器状态仅取决于CP脉冲沿到来前瞬间的输入信号,其余时间,输入信号的变化均被封锁,不会影响触发器状态,抗干扰能力最强。　　触发器电路的结构形式决定了触发器的触发方式,也就决定了触发器能否可靠地实现其逻辑功能。实践一　触发器设计实例一、触发器的电路原理图　　边沿D触发器电路原理图如图3－14所示。图3－14　边沿D触发器电路原理图二、瞬态仿真波形图　　边沿D触发器瞬态仿真结果如图3－15所示。　　具体的仿真网表如下:　　//Libraryname:xdbasic　　//Cellname:inv　　//Viewname:schematic　　subcktinvinoutvinvss　　parameterswplpmpwnlnmn　　　　M0(outinvinvin)pchw=wpl=lpm=mp　　　　M1(outinvssvss)nchw=wnl=lnm=mn　　endsinv　　//Endofsubcircuitdefinition.图3－15　瞬态仿真结果　　//Libraryname:xdbasic　　//Cellname:nand2　　//Viewname:schematic　　subcktnand2aboutvinvss　　parameterswn2ln2mn2wn1ln1mn1wp2lp2mp2wp1lp1mp1　　　　M3(net6avssvss)nchw=wn2l=ln2m=mn2　　　　M1(outbnet6vss)nchw=wn1l=ln1m=mn1　　　　M2(outbvinvin)pchw=wp2l=lp2m=mp2　　　　M0(outavinvin)pchw=wp1l=lp1m=mp1　　endsnand2　　//Endofsubcircuitdefinition.　　//Libraryname:3216　　//Cellname:sim_DFF　　//Viewname:schematic　　V2(VCC0)vsourcetype=pwlwave=［00.01u5］　　V1(CLK0)vsourcetype=pulseval0=0val1=5period=6udelay=0rise=10n＼　　　　　　fall=10nwidth=3u　　V3(CLEAR0)vsourcetype=pulseval0=0val1=5period=38udelay=0rise=10n＼　　　　　fall=10nwidth=36u　　V4(D0)vsourcetype=pulseval0=0val1=5period=4udelay=0rise=10n＼　　　　　　fall=10nwidth=2u　　V0(VSS0)vsourcedc=0type=dc　　I7(CLKXCLKVCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=0.6umn=1　　I3(net70net76VCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=06umn=1　　I1(net84QVCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=0.6umn=1　　I2(CLEARQXQVCCVSS)nand2wn2=1uln2=0.6umn2=1wn1=1uln1=0.6umn1=1＼　　　　　　wp2=1.5ulp2=0.6ump2=1wp1=1.5ulp1=0.6ump1=1　　I0(CLEARnet88net70VCCVSS)nand2wn2=1uln2=0.6umn2=1wn1=1uln1=0.6u＼　　　　　　mn1=1wp2=1.5ulp2=0.6ump2=1wp1=1.5ulp1=0.6ump1=1　　M8(net88XCLKnet76VSS)nchw=1ul=600.0nm=1　　M6(net84CLKXQVSS)nchw=1ul=600.0nm=1　　M5(net70XCLKnet84VSS)nchw=1ul=600.0nm=1　　M1(DCLKnet88VSS)nchw=1ul=600.0nm=1　　M9(net88CLKnet76VCC)pchw=1.5ul=600.0nm=1　　M7(net84XCLKXQVCC)pchw=1.5ul=600.0nm=1　　M4(net70CLKnet84VCC)pchw=1.5ul=600.0nm=1　　M0(DXCLKnet88VCC)pchw=1.5ul=600.0nm=1　　simulatorOptionsoptionsreltol=1e－3vabstol=1e－6iabstol=1e－12temp=27＼　　　　tnom=27scalem=1.0scale=1.0gmin=1e－12rforce=1maxnotes=5maxwarns=5＼　　　　digits=5cols=80pivrel=1e－3ckptclock=1800＼　　　　sensfile="../psf/sens.output"checklimitdest=psf　　trantranstop=50uwrite="spectre.ic"writefinal="spectre.fc"＼　　　　annotate=statusmaxiters=5　　finalTimeOPinfowhat=oppointwhere=rawfile　　modelParameterinfowhat=modelswhere=rawfile　　elementinfowhat=instwhere=rawfile　　outputParameterinfowhat=outputwhere=rawfile　　designParamValsinfowhat=parameterswhere=rawfile　　primitivesinfowhat=primitiveswhere=rawfile　　subcktsinfowhat=subcktswhere=rawfile　　saveOptionsoptionssave=allpub3.2　比较器设计3.2.1　比较器的原理　　比较器的基本功能是比较两个模拟电压(或电流)的相对大小,并给出逻辑判断。绝大多数比较器为差动电压比较器,电路符号如图3－16(a)所示。被比较的两个模拟电压加在它的两个输入端,由于其开环差动电压增益很大,因此输入端很小的差值电压就可以使它的输出达到饱和电压,并且差值电压的极性决定了输出是正向饱和还是负向饱和。理想差动比较器的输出-输入关系如图3－16(b)所示。图3－16　理想差动比较器的输出-输入关系(a)电路符号;(b)uo-ud的关系;(c)uo-uin+的关系图3－17　理想比较器的电路模型　　比较器的传输曲线用数学函数表示如下:(3－9)(3－10)　　这个模型在输出UOL和UOH之间的转换是理想的,即输入改变ΔU,造成输出状态改变。而ΔU趋于零,则意味着增益为无限大。　　实际应用中对比较器要求会更高,例如更大的电压增益、更大的输出电阻以及对输入噪音的隔离等,因此必须对简化的比较器加以改进。改进后的比较器功能可概括为三级结构,其框图如图3－18所示。图3－18　改进后的比较器功能框图　　第一级:输入放大器。放大微小的输入信号,使比较器可作出判断。同时使比较器的输入与电压判断级(正反馈)的噪音隔离。　　第二级:电压判断(正反馈)。判断哪一个输入信号更大,给出判断结果信号。　　第三级:输出缓冲级。放大判断信息,将其转换为与逻辑电平兼容的电压信号并输出。3.2.2　比较器的指标　　一个高性能的比较器必须具有高的增益、低的失调电压与高的转换速率。应用中对比较器的要求是:　　(1)要求能比较的电平值越低越好,也就是说,希望比较器能有较高的灵敏度。通常把比较器能有效比较的最低电平值定义为灵敏度。例如:对于有10～12位精度的A/D转换器的比较器,应能对1mV的电位差进行比较,即它的灵敏度为1mV。　　(2)要求能尽快地完成比较功能,也就是说,希望比较器能有较高的响应速度。一般讲,比较器的响应时间和它的转换速率及增益带宽有关,典型值为微秒(μs)量级。　　(3)要求有良好的稳定性。　　(4)要求有良好的工艺兼容性。　　1.比较器的主要性能参数　　下面以同相比较器为例,说明实际比较器的特性。对于同相比较器,其输出的数学表达式为(3－11)　　　　实际比较器电路的电压传输特性如图3－19所示。　　此模型与理想模型的差别在于增益,其表达式为(3－12)式中,UIH和UIL分别代表输出刚刚达到UOH或UOL时所需要的输入电压差uin+-uin-的上下限。实际的比较器的性能主要用下列参数描述:　　(1)分辨能力或精度。比较器的分辨能力定义为(3－13)式中,Au为比较器增益,即过渡曲线的斜率。　　比较器的输出电压必须快速变化以跟上输入电压的快速变化,所以比较器的电压传输特性必须有大的斜率,这样才能满足很小的输入差分电压就可使输出改变状态的要求。只有输出与输入同时高速变化,才可实现精确的比较。输入端的电流也是影响比较器精度的一个因素。　　(2)输入失调电压。如果将差分放大器的两个输入端连在一起,在输出端得到的电压就是输出失调电压。如果将这个电压除以放大器的差分电压增益,得到的失调电压就是输入失调电压。　　(3)输入共模范围。比较器的输入共模范围是指在这个范围内,比较器能连续分辨出的输入电压的差值。　　以上的参数说明了比较器的直流特性,考虑了增益、饱和幅值和失调电压这些参数。　　(4)响应时间。响应时间参数是比较器的时域特性,输入激励和输出转换之间的延迟就是比较器的响应时间。比较器的输入响应时间关系如图3－20所示。　　比较器的响应时间表明了输入达到阈值后,输出状态改变的快慢程度。这一特性限制了输入信号的最大变化速度,如果输入变化太快,例如在一个很短的间隔内变得比参考电压更正,输出将会来不及响应,输出不正确的值。这是限制A/D转换器转换速率的一个重要参数。　　比较器总的响应时间由信号通过比较器的传输延时tp和输出上升(下降)时间tr组成。比较器的传输延时tp通常定义为输入信号到达比较器至输出电压上升到最终值的10%时所需的时间。上升时间tr为输出电压从最终值的10%到最终值的90%时所需的时间。比较器的响应时间一般为几个毫秒甚至更少。　　响应时间可被过驱动输入电压改善,过驱动输入电压即大于阈值电压的输入电压。过驱动输入电压大,则响应时间小,但它有一个上限,即当输入电压增大到某一值后,响应时间就不再变了。　　2.比较器设计中性能参数的折中　　在设计中,以上所举的比较器参数大多会互相牵制,这将导致多维优化的问题,即模拟电路设计的八边形法则,如图3－21所示。图3－21　模拟电路设计的八边形法则　　在比较器设计中一般要考虑如下的关系:　　(1)比较器的精度与其响应时间之间的折中。比较器的增益、带宽积是一个常数。如果要求比较器有短的响应时间,就必须有大的带宽。带宽增加使增益减小,增益的减小导致比较器呈现较宽的传输特性,这就要求更大的输入差分信号电压才能使输出改变,因此降低了精确度。高精度和短响应时间不能同时得到。　　(2)上升时间与3dB频率。如前所述,比较器总的响应时间由信号通过比较器的传输延时和输出上升(下降)时间组成。响应时间可被过驱动输入电压改善,其中输出信号的上升时间tr直接与比较器的上3dB频率有关,即由式(3－14)可知,要得到短的上升时间,比较器的上3dB点应尽可能地出现在高的频率上。比较器外加的补偿电路可以实现频率的提高。　　(3)上升时间与带宽折中。上升时间随带宽的增加而增加是大多数比较器的典型特征。考虑到阶变电压的频率成分,这一特性很容易被解释。傅立叶分析显示了很多包含在阶变电压中的高频成分。正是这些高频成分造成了阶变电压波形的陡度。如果通过一个低通放大器去处理高频成分,输出的陡度就会减小。换句话说,就是上升时间变长。3.2.3　常见比较器的结构　　1.简单反相比较器　　利用CMOS工艺可制作的最简单的一种比较器电路是反相比较器,其结构和直流传输曲线分别如图3－22、图3－23所示。　　其跳变电压UTRP为(3－15)(3－16)由式(3－16)可知,此比较器的阈值跳变电压UTRP在UDD、USS确定的情况下,由偏置电压UBIAS控制。图3－22反相比较器结构图3-23反相比较器的直流传输曲线2.差动比较器　　差动放大器如果应用其非线性特性,实际上可以作为比较器,称为差动比较器。其结构如图3－24所示。　　差动放大器输出的最大、最小电压范围就是比较器的UOH和UOL。以镜像电流源为负载的差动放大器不需要外接元件,便可将双端输出的差动信号转换成单端输出。如果输入的差模电压uid的一半加于VM1管的栅源之间,另一半加于VM2管的栅源之间,且大小相等、方向相反,则id1增加,id2减小,或者id2增加而id1减小,而且增加量与减小量相等。设id1的变化量为Δi,由于VM3和VM4组成镜像电流源,id1的电流变化(即id3的电流变化)会引起id4有相同的电流变化,id2则向反方向变化Δi,而且iout=id4-id2,因此iout的变化量为2Δi。因此其输出相当于单端输出,大信号传输跨导gmd也为单端输出的跨导的2倍,即(3－17)(3－18)图3－24　差动比较器结构3.两级比较器　　以上分析了两种能完成比较器功能的电路,但用它们作比较器都不能令人完全满意。虽然它们单独使用的性能不好,但结合起来使用,可以得到更好的性能。差动比较器能精确控制跳变电压,但由于增益比较小,输出的电压范围小,不能满足分辨率的要求。为加大增益,常用两级比较器,一级为反相比较器，一级为差动比较器。两者结合使用可使每个单独电路最有效的特性得以发挥。差分级增益低,反相级对它作了放大。　　以上两种电路结合成的两级比较器如图3－25所示。图3－25　两级比较器　　为了要在静态平衡输入下达到平衡条件,必须找出线路中各器件尺寸之间的关系式。此处所指的“平衡”,是指所有器件都工作在饱和区,以及所有的N沟器件都能吸收和它们配对的对应P沟器件发出的相同数量的电流　　4.迟滞比较器　　迟滞比较器的特点是它具有两个跳变阈值。比较器输入电压变化方向不同,其跳变阈值也不同。特别是在输入通过阈值点后,输出改变,此时输入阈值随之降低。那么输入返回时必须超过起始的阈值,比较器输出才能再改变状态。具有迟滞特性的比较器的传输特性如图3－26所示。图3－26　具有迟滞特性的比较器的传输特性　　在任何时候,没有迟滞的比较器输入电压不论从哪个方向通过参考电压,输出电压都要改变输出状态。如果输入信号变化慢,输出变化也慢。但是当比较器用于驱动通常快速变化于逻辑电平之间的逻辑门时,将出现问题。如果输入信号在0和1电平之间保持的时间过长,逻辑门可能产生振荡,或者可能由于过大的电流而烧坏。　　另一个问题是,输入信号的噪声成分会导致错误的输出转换。当输入电压超过(低于)参考电压,使输出改变后,输入中的闪烁噪声幅值可能使输入电压低于(超过)参考值而导致输出的错误转换。　　比较器实现迟滞的方法很多,它们都有不同形式的正反馈。典型的内部正反馈电路如图3－27所示。图3－27　内部正反馈比较器　　5.高速比较器　　高速比较器应该尽可能地降低其传输延迟。为了达到这个目的,必须明确高速比较器的要求。将比较器分为数个级联电路最有助于理解,如图3－28所示,其中每级的增益都为A0,都有一个1/τ的单极点。如果输入的变化稍稍大于uin(最小),那么每级电路的功能是在尽可能小的时延下放大输入信号。我们注意到,前几级信号的摆幅比较小。当信号的摆幅开始接近要求的范围时,放大器将受到摆率的限制。所以,对前几级电路而言,重要的参数是带宽,高带宽可以使放大信号的时延较小,并将放大的信号传至下一级。但是,对于后面几级电路,重要的是具有高摆率,这样才能使中间级电容和负载电容上的电压上升或下降得足够快。所以,在整个放大器的链路中,前几级电路的设计和后几级是不同的。图3－28　级联比较器概念描述实践二　比较器的电路设计　　由原理计算出来的电路参数只是估算值,一般都要调整,因此需要利用Cadence软件进行模拟。一方面,可以检验电路的功能是否正确;另一方面,可以由模拟的结果反过来调整电路的参数,直到得到满意的性能指标为止。一、实际采用的两级开环比较器的电路原理图　　两级开环比较器的电路图如图3－29所示。图3－29　两级开环比较器的电路图二、仿真波形图　　两级开环比较器的瞬态仿真结果及幅频特性曲线分别如图3－30、图3－31所示。图3－30　瞬态仿真结果图3－31　比较器幅频特性曲线　　具体的瞬态仿真网表如下:　　//Libraryname:bianshudianlu　　//Cellname:comp_bianshu　　//Viewname:schematic　　V2(VIN20)vsourcedc=2type=pwlwave=［00.0200u2］　I0(net037OUTVCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1　　I7(net076net037VCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1　　V1(VIN10)vsourcedc=1type=dc　　V4(GND0)vsourcedc=0type=dc　　V0(VCC0)vsourcedc=3type=dc　　V3(VCCIBIAS)isourcedc=10utype=dc　　M0(net29net29VCCVCC)pchw=12ul=2um=1　　M1(net33net29VCCVCC)pchw=12ul=2um=1　　M2(net076net33VCCVCC)pchw=12ul=2um=1　　M3(net29VIN1net32GND)nchw=8ul=2um=1　　M4(net33VIN2net32GND)nchw=8ul=2um=1　　M6(net32IBIASGNDGND)nchw=8ul=2um=2　　M7(net076IBIASGNDGND)nchw=8ul=2um=1　　M5(IBIASIBIASGNDGND)nchw=8ul=2um=1　　simulatorOptionsoptionsreltol=1e－3vabstol=1e－6iabstol=1e－12temp=27＼　　　　tnom=27scalem=1.0scale=1.0gmin=1e－12rforce=1maxnotes=5maxwarns=5＼　　　　digits=5cols=80pivrel=1e－3ckptclock=1800＼　　　　sensfile="../psf/sens.output"checklimitdest=psf　　trantranstop=200uwrite="spectre.ic"writefinal="spectre.fc"＼　　　　annotate=statusmaxiters=5　　finalTimeOPinfowhat=oppointwhere=rawfile　　modelParameterinfowhat=modelswhere=rawfile　　elementinfowhat=instwhere=rawfile　　outputParameterinfowhat=outputwhere=rawfile　　designParamValsinfowhat=parameterswhere=rawfile　　primitivesinfowhat=primitiveswhere=rawfile　　subcktsinfowhat=subcktswhere=rawfile　　saveOptionsoptionssave=allpub具体的交流仿真网表如下:　　//Libraryname:bianshudianlu　　//Cellname:comp_bianshu　　//Viewname:schematic　I0(net037OUTVCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1I7(net076net037VCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1　　V2(VIN20)vsourcedc=2mag=1type=dc　　V1(VIN10)vsourcedc=2type=dc　　V4(GND0)vsourcedc=0type=dc　　V0(VCC0)vsourcedc=3type=dc　　V3(VCCIBIAS)isourcedc=10utype=dc　　M0(net29net29VCCVCC)pchw=12ul=2um=1　　M1(net33net29VCCVCC)pchw=12ul=2um=1　　M2(net076net33VCCVCC)pchw=12ul=2um=1　　M3(net29VIN1net32GND)nchw=8ul=2um=1　　M4(net33VIN2net32GND)nchw=8ul=2um=1　　M6(net32IBIASGNDGND)nchw=8ul=2um=2　　M7(net076IBIASGNDGND)nchw=8ul=2um=1　　M5(IBIASIBIASGNDGND)nchw=8ul=2um=1　　simulatorOptionsoptionsreltol=1e－3vabstol=1e－6iabstol=1e－12temp=27＼　　　　tnom=27scalem=1.0scale=1.0gmin=1e－12rforce=1maxnotes=5maxwarns=5＼　　　　digits=5cols=80pivrel=1e－3ckptclock=1800＼　　　　sensfile="../psf/sens.output"checklimitdest=psf　　acacstart=1stop=100Mdec=20annotate=status　　modelParameterinfowhat=modelswhere=rawfile　　elementinfowhat=instwhere=rawfile　　outputParameterinfowhat=outputwhere=rawfile　　designParamValsinfowhat=parameterswhere=rawfile　　primitivesinfowhat=primitiveswhere=rawfile　　subcktsinfowhat=subcktswhere=rawfile　　saveOptionsoptionssave=allpub3.3　运算放大器设计3.3.1　运算放大器的基本原理　　1.理想运放　　“理想”的运放是一种具有无限大输入阻抗、无限大通带宽度、零输出阻抗和能提供无限大电压增益的差分输入、单(双)端输出的电压放大器。图3－32所示即这种理想化器件的原理。尽管实际运放并不呈现如此理想化的特性,但是它们的性能常常足以近似理想运放在低频时的特性。　　在实际应用中,运放都是以反馈的组态使用的,如图3－33所示。图3－32　理想运放的等效电路图3－33　基本反馈放大器　忽略运放的输出阻抗,该反馈电路的总电压增益Au可写为(3－19)式中,Zin为输入阻抗,A为运放的电压增益。　　式(3－19)给出的总的电压增益,区别于完全无反馈(Zf→∞)时对应的开环增益A,称为反馈系统的闭环增益。　　式(3－19)所给闭环增益表达式最重要的特点是:Zin值较大时,A→∞,闭环电压增益变为(3－20)　　因此,当开环增益值足够高时,闭环性能仅仅由反馈元件决定。事实上,开环电压增益的绝对值并不重要,只要它足够大,能满足在预定的误差范围内使整个闭环增益表达式(3－19)化为式(3－20)的简化形式即可。　　运放的高增益和高输入阻抗大大地简化了采用所谓相加节点原理的运放反馈电路的分析。这个原理指出,假如运放按负反馈组态连接的话,那么对有限的输出电压uout,直接在运放输入端出现的电压uin将趋于零,因为:(3－21)当A→∞时,uin将变得任意小。因此,我们可以设想电路将使其输出推向某个电压值,而这个值必须驱动uin至零。这个原理虽然在几乎所有的实际情况下都是可行的,但是在数学上却并不严密,因为它假设在反馈环路中,运放存在某个稳定和实际的工作点。若迫使输出电压超过电源电压或运放最大允许的输出摆幅的话,相加节点原理将会导致错误的结果。　　相加节点原理大大简化了图3－33所示的运放负反馈电路的一阶近似分析。由于反相输入端被迫处于地电位,因此阻抗Z1起到将输入电压u1转换成输入电流i1的作用,其中:(3－22)　　因为没有输入电流能够进入运放的输入端,故输出电压本身具有调节作用,以使数量相等、方向相反的电流通过Z1,故(3－23)　　换句话说,理想运放的反相输入端具有两个独特性质:　　(1)因为uin=0,所以相对同相输入端,它起“虚地”作用。　　(2)对所有流入该端头的电流,它是理想的相加节点,从而迫使所有电信号源施加的电流之和必须在反馈通路中产生相等而反向的电流。(3－24)图3-34反相相加器　　2.实际运放　　前面介绍的理想运放用来说明运放的基本特性和应用。虽然实际运放电路非常近似地模仿理想运放的重要特征,但在许多方面都与理想特性有明显偏差。这些偏差指的是输入电压和电流的失调、电压增益和带宽的值有限、输入电阻有限、输出阻抗的非零以及在大信号工作条件下动态范围和响应速度的限定。这些非理想特性限制了可精确放大的信号的频率和时间变化率。实际运放的等效电路如图3－35所示。图3－35　实际运放的等效电路3.3.2　运算放大器的性能指标及重要参数　　这里主要阐述一些运放的性能指标和重要参数。　　1.开环增益　　运放的开环增益确定了使用运放的反馈系统的精度。一般地,增益范围为10～105,所要求的增益根据应用可以有这四个数量级的变化。　　2.输入共模范围　　输入共模范围(ICMR)是输入端可以同时施加又不致造成运放内部任一增益级截止、饱和或者击穿的最大输入电压范围。　　3.共模抑制比　　差分开环增益与共模开环增益之比称为共模抑制比(CMRR)。它也可以定义为单位共模输入电压变化时的UOS变化。一般地,有(3－25)式中,ADM为差分开环增益,ACM为共模开环增益。　　4.输入/输出电阻　　输入电阻Rin是输入级组态和偏置电流值的函数。如式(3－19)所示,如果开环电压增益很大,则Rin对电路性能的影响可以忽略不计。输出电阻Rout取决于输出级的电路组态和输出所用限流电路系统的选择。　　5.单位增益带宽　　单位增益带宽是闭环工作时单位增益的小信号3dB带宽。　　6.全功率带宽　　全功率带宽指的是输入信号的最高频率,在该频率范围内均可由正弦输入求得满摆幅输出,它又被称为0dB带宽。全功率带宽与转换速率成正比。　　7.输出摆幅　　使用运放的多数系统要求大的电压摆幅以适应大范围的信号值。例如,能响应管弦乐队音乐的高质量的话筒可以产生的瞬时电压范围大于五个数量级,要求其后的放大器和滤波器能处理大的摆幅(并且/或者达到低噪声)。对大输出摆幅的需求使全差动运放使用得相当普遍。　　8.线性　　开环运放有很大的非线性。非线性问题通过两种办法可以解决:采用全差动实现方式以抑制偶次谐波;提供足够高的开环增益以使闭环反馈系统达到所要求的线性。值得注意的是,在许多反馈电路中,决定开环增益选择的因素是线性的要求,而不是增益误差的要求。　　9.噪声与失调　　运放的输入噪声和失调确定了能被合理处理的最小信号电平。对于噪声,我们必须认识到在噪声和输出摆幅之间的折中问题。对于失调,主要有输入失调电压和输入失调电流。　　(1)输入失调电压UOS是为使输出电压减至零而必须在运放差分输入端间施加的电压。UOS的有限数值是由运放输入级中器件的失配或偏置不平衡所造成的。在直流放大器应用中,失调电压及其随温度的漂移代表的是能被精确和放大的直流电压值的下限。UOS对温度的依赖关系称为失调漂移。失调漂移有随UOS值的增加而增加的趋势。当失调电压被外接分压器调为零时,失调漂移不一定趋于零。　　(2)输入失调电流IOS是运放两输入端偏置电流间的失配。　　10.电源抑制及电源抑制比　　运放常常在混合信号系统中使用,并且有时连接到有噪声的数字电源线上。因此,在有电源噪声时,尤其是在噪声频率增加时,运放的性能是相当重要的,所以全差动结构更受欢迎。运放对电源的抑制主要通过电源抑制比来反映。电源抑制比(PSRR)是正负电源之一的单位电压改变时UOS的变化量。一般地,正、负电源的抑制比是分别规定的。通常它的表达式为(3－26)式中,A为运放的开环增益,US为电源电压,uout为输出电压。　　11.转换速率　　转换速率是指运算放大器输出电压的最大变化速率。一般都是在运放经无条件稳定补偿后,在输出波形的过零点来测量转换速率的。根据电路设计,正或负向输出波形的转换速率可以是不同的,这取决于电路的设计。转换速率的计算式为式中,Δuout(max)为输出电压的最大变化量,Δt为其对应的时间变化量。　　12.建立时间　　建立时间是运放的输入阶跃变化时,输出从建立起到其终值的正负0.1%之间所需的时间。3.3.3　常见运算放大器的结构　　在分析运放电路的设计时,根据它们的“构造”,即运放中增益级数的数目进行分类是非常有用的。因为增益级的数目具有决定控制运放交流响应和稳定性的主要开环极点的趋向,所以对系统分类特别具有指导作用。采用这种方法,我们可以根据电路中高增益级的数目,把运放分为一级、二级和多级运放。多级运放一般很少使用,以下的部分分别介绍最基本的一级和二级运放。　　1.一级运放　　1)基本差动运算放大器　　我们首先来研究最基本的差动运算放大器,它分为双端输出和单端输出。　　(1)双端输出基本差动运算放大器。双端输出的基本差动运放如图3－36所示。我们先对它作大信号分析。图3－36　双端输出的基本差动运算放大器　　假设图3－36中uin1-uin2从-∞到＋∞。　　①开始时uin1比uin2负得多,则VM1管截止,VM2管导通,ID2＝ISS。因此,uout1＝UDD,uout2＝UDD-RdISS。　　②当uin1变化到比较接近uin2时,VM1管逐渐导通,从Rd1抽取ISS的一部分电流,从而使uout1减小。因为ID1＋ID2＝ISS,所以VM2管的漏极电流减小,uout2增大。　　③当uin1＝uin2时,我们有　　④当uin1比uin2更正时,VM1管的电流大于VM2管的电流,从而有uout1小于uout2。　　⑤对于足够大的uin1-uin2,VM1管流过所有的ISS电流,因此uout1＝UDD-RdISS,uout2＝UDD。图3－37　基本双端输出差动运放的输入-输出关系　　上述分析揭示了差动对的两个重要特性。第一,输出端的最大电平和最小电平是完全确定的(分别为UDD和UDD-RdISS),它们与输入共模电平无关。第二,小信号增益(uout1-uout2与uin1-uin2关系曲线的斜率)在uin1＝uin2时达到最大,且随着|uin1-uin2|的增大而逐渐减小为零。也就是说,随着输入电压摆幅的增大,电路变得更加非线性。当uin1＝uin2时,我们说电路处于平衡状态。图3－38　小信号输入的基本双端输出差动运算放大器　　令uin2为零,找出uin1对X与Y节点的影响(见图3－39(a))。为了得到uX,注意到VM1管构成了带有负反馈电阻的共源极,负反馈电阻的阻值等于从VM2管源端看进去的电阻(见图3－39(b))。忽略沟道长度调制和体效应,我们有RS＝1/gm2(见图3－39(c)),以及(3－28)图3－39　小信号输入差分对逐步等效电路(一)　　为计算uY,注意到VM1管是以源跟随器的形式驱动VM2管的,用戴维南等效来替换uin1和VM1管,如图3－40所示,戴维南等效电压为UT＝uin1,等效电阻为RT＝1/gm1。此处,VM2管以共栅极形式工作,其增益为(3－29)由式(3－28)和式(3－29)得电路输入为uin1时总的电压增益为(3－30)图3－40将VM1管用戴维南定理等效的电路式中,gm1＝gm2＝gm,则式(3－30)简化为由于电路对称,因此除了极性相反外,uin2对X与Y节点的作用和uin1的一样,即应用叠加法,将式(3－31)和式(3－32)两边分别相加,得(3-31)(3-32)(3－30)图3－41　用MOS管作负载的基本双端输出差动运算放大器　　(2)单端输出基本差动运算放大器。　　单端输出的基本差动运算放大器如图3－42(a)所示,通过电流镜将双端转换为单端输出。图3－42　差分对的大信号电路与特性曲线(a)带有源电流镜和实际电流源的单端输出的基本差动运算放大器;(b)大信号输入－输出特性　　首先分析它的大信号特性,　　①当uin1相对于uin2足够负时,VM1以及VM3和VM4管均关断。因为没有电流能够从UDD流出,VM2与VM5都工作在深线性区,传输的电流为零,所以UDD＝0。　　②随着uin1接近uin2,VM1导通,使ID5的一部分流过VM3,且使VM4开启。输出电压依赖于ID4与ID2之间的差值。当uin1和uin2之间的差值很小时,VM2和VM4都处在饱和区,产生一个很高的增益(见图3－42(b))。　　③当uin1变得比uin2正得多的时候,ID1、|ID3|和|ID4|增大而ID2减小,最终驱使VM4进入线性区,从而有uout＝UDD。需注意的是,若uin1>uF＋UTH,则VM1进入线性区。　　下面分析图3－42(a)电路的小信号特性,为简单起见,假设其体效应系数为零。我们用一个戴维南等效来替换输入源、VM1和VM2,如图3－43(a)所示。对于戴维南电压的计算,由于对称,节点P是虚地点,由“半边电路等效”可得ueq＝gm1,2ro1,2uin。而且,输出电阻为Req,Req＝2ro1,2。在图3－43(b)所示的简化电路中,我们注意到流过Req的电流为(3－34)这个电流中通过1/gm3的部分电流,以单位增益被镜像到VM4,即(3－35)假设2ro1,2>>(1/gm3,4)∥ro3,4,得到(3－36)图3－43　小信号输入差分对逐步等效电路(二)(a)计算戴维南等效电压;(b)简化电路　　2)共源共栅差动放大器　　要得到高增益,可以采用差动共源共栅结构的运放(也被称为“套筒式”共源共栅运放)。如图3－44所示,这些电路的增益的数量级为gmn［(gmnr2on)∥(gmnr2oP)］,但这是以减小输出摆幅和增加极点作为代价的。它的输出摆幅为2［UDD－(UOD1＋UOD3＋UCSS＋|UOD5|＋|UOD7|)］,这里的UODj表示VMj的过驱动电压,UCSS表示尾电流源所消耗的电压。图3－44　共源共栅运放　　这个运放的另外一个缺点是难以按照输入和输出短路的方式实现单位增益缓冲。如图3－45所示,为确保VM2和VM4工作在饱和区,应有uout≤uX＋UTH2以及uout≥ub－UTH4。由于uX＝ub－UGS4,因此ub-UTH4≤uout≤ub－UGS4＋UTH2。因为UGS4≥UTH4,所以uout的变化范围小于UTH2。图3－45　输入与输出短路的共源共栅运放　　3)折叠式共源共栅运放　　套筒式共源共栅的缺点是输出摆幅较小和很难实现输入与输出短路,为减少这些不利因素,可以采用一种“折叠共源共栅”运放。如图3－46(b)所示,折叠结构的电路用相应的PMOS管代替了共源共栅结构的NMOS管(见图3－46(a))作为输入对管。这两个电路有两个重要的差