山东大学EDA期末模拟试卷1

山东大学电子自动化试卷 1、 单项选择题：（20分） 1． 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。 A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 2． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的； C. 综合是纯软件的转换过程，与器件硬件结构无关； D. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 3． IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。 A. 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B. 提供设计的最总产品----掩膜； C. 以网表文件的形式提交用户，完成了综合的功能块； D. 都不是。 4． 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定 A．③① B.①② C.④⑤ D.④② 5． 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。 A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B. 原理图输入设计方法无法对电路进行功能描述； C. 原理图输入设计方法一般是一种自底向上的设计方法； D. 原理图输入设计方法也可进行层次化设计。 6． 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_______。 A. PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B. 敏感信号参数表中，应列出进程中使用的所有输入信号； C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； D. 当前进程中声明的信号也可用于其他进程。 7． 嵌套使用IF语句，其综合结果可实现________。 A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。 8． 电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________。 A. 资源共享 B. 流水线设计 C. 寄存器配平 D. 关键路径法 9． 在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。 A. idata <= 16#20#; B. idata <= 32; C. idata <= 16#A#E1; D. idata <= B#1010#; 10.下列EDA软件中，哪一不具有时序仿真功能：________。 A. Max+Plus II B. Quartus II C. ModelSim D. Synplify 第1页 共6页 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） 1. CPLD 2. HDL 3. LUT 4. ASIC 5. SOC 三、VHDL程序填空：（10分） 下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。 library ieee; use .all; entity sreg8b is port ( clk, rst : in std_logic; load,en : in std_logic; din : in ______________(7 downto 0); qb : out std_logic); end sreg8b; architecture behav of is signal reg8 : std_logic_vector( 7 downto 0); begin process (clk, , load, en) begin if rst='1' then ――异步清零 reg8 <= ; elsif then ――边沿检测 if load = '1' then ――同步置数 reg8 <= din; en='1' then ――移位使能 reg8(6 downto 0) <= ; end if; ______; end process; qb <= _______; ――输出最低位 end behav; 四、VHDL程序改错：（10分） 仔细阅读下列程序，回答问题 LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11 BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19 WHEN "0000" => LED7S <= "0111111"; -- 20 WHEN "0001" => LED7S <= "0000110"; -- 21 WHEN "0010" => LED7S <= "1011011"; -- 22 WHEN "0011" => LED7S <= "1001111"; -- 23 WHEN "0100" => LED7S <= "1100110"; -- 24 WHEN "0101" => LED7S <= "1101101"; -- 25 WHEN "0110" => LED7S <= "1111101"; -- 26 WHEN "0111" => LED7S <= "0000111"; -- 27 WHEN "1000" => LED7S <= "1111111"; -- 28 WHEN "1001" => LED7S <= "1101111"; -- 29 END CASE; -- 30 END PROCESS; -- 31 END one; 1. 在程序中存在两处错误，试指出，并说明理由： 在MAX+PlusII中编译时，提示的错误为： Error: Line 14: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: Type error: type in waveform element must be "std_ulogic" Error: Line 19: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: VHDL syntax error: expected choices in case statement 2. 修改相应行的程序（如果是缺少语句请指出大致的行数）： 错误1 行号： 程序改为： 错误2 行号： 程序改为： 第2页 共6页 五、VHDL程序设计：（15分） 设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。 　(a) 用if语句。 　(b) 用case 语句。 　(c) 用when else 语句。 Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux; 六、根据原理图写出相应的VHDL程序：（15分） 第3页 共6页 七、综合题（20分） 用VHDL设计交通灯控制器 图a是一个十字路口交通灯控制示意图，H公路和V公路在路口各有两个红绿灯指示道路通行状况。 图a 十字路口交通灯控制示意图 对应图a的交通灯控制器，拟用VHDL语言设计一电路模拟其控制逻辑，图b为该VHDL电路的设计模块图。 图b 交通灯控制器电路设计模块图 图b中Timer模块为一定时电路，其实体说明如下： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity timer is Port ( clk, reset, start_timer : in std_logic; -- 时钟、复位、启动信号 Long, short : out std_logic); -- 20秒、4秒定时完成信号 End timer; 图c为Timer模块仿真波形，输入信号clk为频率1KHz的时钟信号，当复位信号reset高电平时定时器复位，启动信号start_timer为低电平时定时器清零，高电平时开始定时，定时4秒后short信号输出高电平，定时20秒后long信号输出高电平，定时器不再计数。 图c Timer模块仿真波形 问题1，请完成Timer模块的VHDL设计：（实体说明部分已有，可不写） 第4页 共6页 图b中Controller模块的实体说明如下： Library ieee; Use ieee.std_logic_1164.all; Entity controller is Port ( clk, reset : in std_logic; -- 时钟、复位信号 long, short : in std_logic; -- 20秒、4秒定时完成信号 start_timer : out std_logic; -- 启动定时信号 h_light, v_light : out std_logic(1 downto 0) ); -- H路、V路交通灯控制信号 End controller; 其中H路、V路交通灯控制信号输出“00”表示绿灯、“01”表示黄灯、“11”表示红灯。 问题2：Controller模块中状态迁移图如图d所示，请完成Controller模块的VHDL设计： 图d Controller模块状态迁移图 第5页 共6页 问题3：根据图b的系统模块结构，完成整个交通灯电路顶层模块VHDL设计。 library ieee; use ieee.std_logic_1164.all; entity jtd is port ( clk, reset : in std_logic; h_light, v_light : out std_logic_vector(1 downto 0) ); end jtd; 问题4：在图e所示的交通灯顶层模块仿真波形图中完成输出信号h_light、v_light和controller中状态机当前状态信号c_s的仿真波形。 图e 交通灯仿真波形图 问题5：图d所示Controller中的状态机是Moore型还是Mealy型？为什么？如何保证Controller输出的start_timer信号脉冲宽度至少为1个时钟周期？ 第6页 共6页 _1166372838.vsd MUX SEL(1:0) AIN(1:0) BIN(1:0) COUT(1:0) SEL COUT 00 01 10 11 OTHERS A xor B A or B A nor B A nand B “XX”