高速时钟电路设计

文章编号 :1009 - 671X(2003) 012 - 0004 - 03 高速时钟电路设计 王晓东 ,杨功立 , 刘春红 (哈尔滨工程大学 信息与通信工程学院 ,黑龙江 哈尔滨 150001) ) 摘 　　　要 :在当今的电子设计中 ,系统越来越复杂 ,工作频率越来越高 ,时钟子系统是关乎整个系统成败的关 键.因此 ,如何设计出一个高效、高稳定性的时钟子系统成为摆在工程师面前一个头等重要的问题. 文章通过分 析 3 种时钟信号的抖动现象 (Cycle2Cycle Jitter、Period Jitter、Long2term Jitter) ,针对其产生的原因 ,提出高速时 钟电路设计的解决 ,并结合实际情况给出布线模型. 关 　键 　词 :时钟电路 ;信号完整性 ;高速设计 中图分类号 : TN702 　文献标识码 :A 收稿日期 :2002 - 11 - 11. 作者简介 :王晓东 (1978 - ) ,男 ,硕士研究生 ,主要研究方向 :信号检测与估计. Design of high speed clock circuit WAN G Xiao2dong , YAN G Gong2li , L IU Chun2hong (School of Information and Communication Engineering ,Harbin Engineering University ,Harbin 150001 ,China) Abstract :In modern electrical design , the system becomes more and more complex ,and working frequency becomes higher ,so clock subsystem is the key to the success of the whole system. Therefore , how to design a high efficient and high stable clock subsystem is a significant problem . Through analysing the Jitter of three kinds of clock signals ,it Cycle2Cycle Jitter ,Period Jitter and Long2term Jitter ,a scheme was proposed for high speed clock circuit design ,and a layout model was put forward according to practical conditions . Key words :clock circuit ;signal integrity ;high speed design 　　在电子系统中 ,时钟电路一直都是一个非常 重要的组成部分. 特别是在时钟频率越来越高的 今天 ,时钟电路设计的好坏直接影响整个系统的 性能. 对于高速时钟电路 ,在其布线的时候要充分 考虑到信号完整性的问题. 时钟信号质量主要受 时钟抖动的影响. 1 　时钟的抖动 (clock jitter) 抖动是指时钟的输出状态与理想情况相比之 下的偏差 ,这种偏差有时超前于理想位置 ,有时落 后于理想位置. 描述抖动一般有 2 种形式 :一种是 用时间单位 ,用 ±ps 或 ±ns 描述 ;另一种是用频 率的百分比形式描述. 时钟的抖动有 3 种形式 ,分 别是 Cycle2Cycle Jitter、Period Jitter、Long2term Jitter. Cycle2Cycle Jitter 指时钟输出的每一个周期 都相对于它的前一个周期的相对位置发生了变 化. 这种抖动是最难测量的. 图 1 所示为 Cycle2 Cycle Jitter 的情况. 其中 J1 和 J2 是抖动的大小. 图 1 　Cycel2Cycle Jitter Period Jitter 指时钟输出的每一个周期相对 于理想位置发生的最大变化. 它精确地反映了系 统的时序关系. 例如 ,在一个含有高速 CPU 的系 统里 ,CPU 正常工作时需要数据有 2ns 的建立时 　　　　　　　　　　　　　　　 第 30 卷第 12 期 　　　　　　　　　应 　　　用 　　　科 　　　技 　　　　　　　　　Vol. 30 , №. 12 2003 年 12 月 　　　　　　　　　Applied 　Science 　and 　Technology 　　 　　　　　　　Dec. 2003 © 1995-2005 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved. harlleyy Pencil harlleyy Pencil 间 ,而 Period Jitter 的值为 2. 5 ns ,那么系统在某 一时刻就会出现问题 ,导致系统最终“死掉”. 图 2 说明了 Period Jitter ,图 3 说明了它对系统的影响. 从图 3 我们可以看出在理想时钟的情况下 ,系统 在每一个时钟的上升沿都可以正确的读取一个数 据 ,因为它满足数据的建立时间. 而时钟受到 Pe2 riod Jitter 干扰时 ,在时钟的上升沿系统得不到想 要的数据 ,所以会产生系统的死机. Long2term Jit2 ter 是指时钟的输出相对于理想时钟发生的最大 变化. 它的大小依赖于具体的应用系统和实际的 频率. 图 4 是 Long2term Jitter 的情况. 图 2 　Period Jitter 图 3 　Period Jitter 的影响 图 4 　Long2term Jitter 2 　抖动产生的原因 抖动产生的最主要原因是电源/ 地噪声. 它是 产生时钟抖动最严重的一种情况 ,但是这种情况 并不是持续不断的发生. 电源/ 地噪声主要来源于 地弹效应 (ground bounce) . 地弹效应指集成电路 内部的门电路在由“1”～“0”或者是由“0”～“1”切 换时会有电流从电源流入门电路 ,或者从门电路 流入地 ,从而使电源或者地上的电流产生不平衡. 电流在电源平面或者地平面要产生电压降 ,这样 就会影响电源的平稳供给. 如果时钟电路的输出 对电源的平稳供给依赖性很大的话 ,那么输出频 率会由于地弹效应而变化. 另外 ,这种电压降还会 改变晶振的阈值电压 ,影响外部晶振的稳定度. 产生电源/ 地噪声的另一种原因是电源/ 地噪 声电压. 以一个反相器 (时钟芯片内部的器件) 的 例子来说. 反相器的供电电压为 VDD ,阈值电压为 1/ 2 V DD . 如果 V DD含有一个峰2峰值为 100 mV 的 噪声电压 ,那么在反相器的输出端就会产生抖动. 基于 PLL 的频率合成器有一个”死带”,这是 由于鉴相器不能识别出微小的相位变化而产生 的. 结果是频率合成器的输出自身就会有抖动. 由 于晶振的热噪声、机械尺寸噪声或者是其他共振 器件的噪声也会使晶振输出的频率不稳定 ,最终 导致抖动. 3 　减小抖动的方法 针对抖动的产生原因 ,我们可以通过以下的 措施减小抖动. 一般地 ,时钟的供电电源与整个电路板的电 源是分开的 ,只通过一个铁氧体磁珠相连. 铁氧体 磁珠在低频时有很低的阻抗 ,而在高频时有很高 的阻抗 ,可以抑制外来的高频干扰. 在时钟芯片的 电源入口处放一个容量为 10～1 000μF 的钽电 容 (具体值根据实际系统而定) ,它不仅可以防止 由于电压波动引起的电流涌动 ,还可以抑制低频 干扰 ,但是对于高频干扰却无能为力. 所以为了滤 除高频干扰 , 在大容量电容的后面并联一个 0. 1μF的小电容. 在时钟芯片的每一个电源管脚 处都放一个 0. 1μF 的电容 ,而且所放的位置要尽 可能的靠近电源管脚. 这样可以减少外来的电源 噪声. 用地平面代替地总线 ,对于有多个地管脚的 芯片 ,每一个管脚都要单独接地 ,尽可能的减少负 载的数量. 对于输出管脚要串接一个电阻 ,减小输 出电流. 这样可以限制地弹效应 ;另外 ,不要在时 钟芯片的底下布线. 因为这些线可能会产生高频 干扰耦合进芯片 ,从而使时钟芯片的输出产生抖 ·5·第 12 期 　　　　　　　　　　　　　　王晓东 ,等 :高速时钟电路设计 © 1995-2005 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved. harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil harlleyy Pencil 动 ,同时从时钟芯片内部产生的高频干扰也会耦 合到芯片底下的走线 ,使之失去信号完整性. 4 　时钟电路布线举例 对于高速时钟电路的布线一般采用多层板结 构 (4 层以上) . 下面的例子成功地应用在 6 层板 的 WWW 服务器中. 经典的 6 层板的堆叠 ( stack up)结构是 :第 1 层为信号层 ,第 2 层为地层 ,第 3 层为电源层 ,第 4 层为信号层 ,第 5 层为地层 ,第 6 层为信号层. 这样做的分层结构使主电源层和 地层紧密耦合 ,有利于减小电源/ 地噪声 ,减少 EM I 辐射. 另外 ,每一层信号线都靠着铜箔 ,可以 严格控制走线的阻抗 ,并非常好地解决信号回路 问题. 时钟电路的电源和地. 时钟的电源面是和整 个板子的电源面相隔离的 (二者可以在一层) ,二 者只通过铁氧体磁珠 (ferrite bead) 相连. 这样 ,外 面的干扰不会影响时钟芯片 ,同时时钟芯片内部 产生的干扰也不会影响到外面电路的正常工作. 时钟部分的地和整个 PCB 的地是一个统一的整 体. 这样做的目的是从 EMC(electromagnetic com2 patibility) 的角度考虑的. 电流流动是需要回路 的 ,电流回路等效于一个天线 ,回路面积越大对外 辐射就越强 ,同时也越容易受到干扰 (主要是近场 磁场的能量 ,这个磁场的能量可能来自自由空间 或是由电路板上其它部件辐射的) . 在高速电路设 计中 ,电流会自动地寻找阻抗最低的路径返回. 如 果地层也像电源层那样分割出来 ,那么所有的电 流都会从铁氧体磁珠返回来. 直接导致的结果 ,一 是每一条电流回路的天线效应增强 ;二是电流都 从铁氧体磁珠流过 ,大大增加了传导干扰 (从地层 或电源层耦合进来 ,对系统性能的影响极大) . 另 外 ,时钟芯片的底下 (层)也要铺地 (通过过孔相 连) ,大小最好不要超过芯片的尺寸. 细节见图 5. 对于时钟走线要严格地控制它的阻抗. 所有 的线最好都从内层走 (以减少干扰) ,尽量少的出 现过孔 ,因为过孔会引起阻抗发生变化 ,影响信号 的质量 ,进而产生 EM I 辐射和抖动问题. 一些有 特殊要求的时钟线要进行隔离 ,具体的方法是在 走线的两边并行的走 2 条地线 ,这 2 条地线要充 分的接地. 时钟线驱动负载分为 2 种情况 :一种情况是 一条时钟线驱动一个负载 ,此时采用点对点的连 接方式 ,只需在这条时钟线的源端进行端接处理 即可 ;另一种情况是一根时钟线驱动多个负载 ,如 果多个负载两两之间的距离小于 1 英寸时可以采 用菊花链的形式走线 ,此时在信号源端进行短接 处理 ,当多个负载两两之间的距离较大时要采用 星型连接方式 ,要对每个负载进行单独的端接和 走线. 图 5 　Layout for clock generators 为了减小高速时钟信号的 EM I 辐射 ,每一条 信号线都用一个小电容 (4. 7～22 p F) 接地. 电容 滤除了方波信号的倍高频成分 ,只留下基频成分 , 此时的波形接近于正弦波. 这一结果可以从示波 器上看到. 参 考 文 献 : [ 1 ] 　张 　磊 , 雷 　震 , 刘海波 ,等. 高速电路设计和信号 完整性分析[J ] . 电子技术应用 , 2001 (6) :34 - 41. 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