集成电路工艺课程设计报告-- D触发器工艺设计

集成电路工艺课程设计-- D触发器工艺设计 Shenzhen Polytechnic 课 题: D触发器工艺设计 学 院: 电子与通信工程学院 班 级: 11微电子1班 组 员: 学 号: 指导老师: 2013年6月 24日 课程设计 D触发器工艺 绪论 .................................................... 1 第一章 N阱硅栅CMOS电路 ............................... 2 1.1 N阱硅栅CMOS电路 ............................................................... 2 第二章 D触发器原理图设计 ............................... 3 2.1 D触发器原理图设计 ............................................................... 3 2.1.1逻辑电路图 ........................................................................ 3 2.2.2工作原理 ............................................................................ 3 第三章 D触发器版图设计 ................................. 5 3.1 版图设计规则 ........................................................................... 5 3.2 D触发器版图设计 ................................................................... 6 第四章 工艺流程 ........................................ 7 4.1 N阱CMOS工艺流程 ............................................................... 7 第五章 制备掩膜版 ..................................... 13 5.1 集成电路对掩膜版的要求 ..................................................... 13 5.2 掩膜版版图 ............................................................................ 13 总结 ................................................... 18 参考文献 ............................................... 18 课程设计 D触发器工艺流程 绪论 当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。 今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。 通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。 1 课程设计 D触发器工艺流程 第一章 N阱硅栅CMOS电路 1.1 N阱硅栅CMOS电路 CMOS工艺是在NMOS和PMOS工艺基础上发展起来的。COMS中的C表示“互补”，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CMOS集成电路。CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等众多优点。CMOS工艺目前已经成为当前大规模集成电路的主流技术，绝大部分集成电路都是用CMOS工艺制造的。 CMOS电路中既包含NMOS晶体管也包含PMOS晶体管，NMOS晶体管是做在P型硅衬底上的，而PMOS晶体管是做在N型硅衬底上的,要将两种晶体管做在同一个硅衬底上，就需要在硅衬底上制作一块反型区域，该区域被称为“阱”。根据阱的不同，CMOS工艺分为P阱CMOS工艺、N阱CMOS工艺以及双阱CMOS工艺。其中N阱CMOS工艺由于工艺简单、电路性能较P阱CMOS工艺更优，从而获得广泛的应用。 2 课程设计 D触发器工艺流程 第二章 D触发器原理图设计 2.1 D触发器原理图设计 主从D触发器工作原理及逻辑电路图如图2.2.1所示。 2.1.1逻辑电路图 本设计D触发器是由4个传输门和5个非门组成的，如图2.2.1所示。 图2.2.1 D触发器逻辑电路图 2.2.2工作原理 此D触发器工作时分两种工作作态: (,)当时钟信号CLK,,时，TG1导通，TG2截止，输入信号D送入主触 —— 发器。例如，D为1时，经TG1传到G1的输入端，使Q′=0，Q′=1。 同时，TG3截止，TG4导通，显然G3的输入端和G4的输出端经TG4 连通，使触发器维持在原来的状态不变。 (,)当CLK由,跳变到,后，TG1截止，TG2导通，由此切断了D端与主 3 课程设计 D触发器工艺流程 触发器的联系，且同时TG2将G1的输入端和G2的输出端连通，使主 触发器维持原态不变。从触发器的情况是，TG3导通，TG4截止，主 — 触发器的状态送入从触发器。Q′=0经TG3传给G3的输入，于是Q=0， Q=1。 如上所述，图2.2.1所示触发器是在CLK的上升沿触发翻转。如果把所有传输门上的控制信号CLK和 对换，那么就改成下降沿触发。而触发器的状态CLK 仅取决于CLK信号上升沿到达前瞬间的,信号。 如果以,,，,表示CLK信号下降沿到达后触发器的状态，则,触发器的特性可以用下式来表达:,,，,,,，称为,触发器的特性方程。它反映了触发器在时钟信号作用后的状态与此前输入信号,的关系。 4 课程设计 D触发器工艺流程 第三章 D触发器版图设计 它是根据电子电路的性能要求和制造工艺的水平，按照一定的规则，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、多层金属连线等工序的几何图形。对于某一种集成电路后电路来说，它的版图是一组复合图，即由上述各个工序的图形叠加而成。这些图形的大小和形状是不同的，在同一层图形中对于图形的大小和图形的间距有严格要求;在不同的图形层之间，对于图形的相对位置及对准也有严格的要求，这些要求由一种称为版图设计规则的文件进行规定。 3.1 版图设计规则 集成电路版图设计规则一般都包含以下4种规则 (1)最小宽度 版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽 度的数值。例如，若金属连线的宽度太窄，由于制造偏差的影响，可能导致 金属断线，或者在局部过窄处形成大的电阻。 (2)最小间距 在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。例如如果 两条多晶硅连线间的间隔太小，就可能造成短路;在某些情况下，不同层的 掩膜图形间隔也不能小雨最小间距，例如多晶硅与有源区之间要保持最小间 距，避免发生重叠。 (3)最小包围 N阱，N+和P+离子注入区在包围有源区时，都应该有足够的的余量， 以确保即使出现光刻套准偏差时，器件有源区始终在N阱，N+和P+离子注 入区内。另外，为了保证接触孔位于多晶硅(或有源区)内，应使用多晶硅， 有源区和金属对接触空四周都要保持一定的覆盖。 (4)最小延伸 某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，还应该延伸 到边缘之外一个最小长度。例如，多晶硅栅极必须延伸到有源区之外一定长 度，以确保MOS管有源区边缘能正常工作，避免源极和漏极在边缘短路。 集成电路版图设计规则的作用是保证电路性能，易于在工艺中实现，并能取 得较高的成品率。版图设计规则通常包括两个主要方面:?规定图形和图形 间距的最小容许尺寸;?规定各分版间的最大允许套刻偏差。集成电路制作 5 课程设计 D触发器工艺流程 中各类集成元件、器件及其间的隔离与互连等是在一套掩模版的控制下形成 的。一套掩模版通常包括 4,10块分版。每一块分版是一组门设计的图形的 集合，整套版中的各分版相互都要能精密地配合和对整套掩模版图形(简称版 图)的设计，是把电路的元件、器件和互连线图形化，用它来控制制备工艺， 使集成电路获得预期的性能、功能和效果。例如，增强型负载硅栅N沟道 MOS型集成电路需要4块分版,分别用以确定有源区、多晶硅、接触孔和铝 连线。 本设计所采用的设计规则是Tanner Research 公司的2um硅栅设计规则，典型值如表4.1所示: 表3.1 典型设计规则 1)有源区 N区 5um 5)Active to Active Spacing 3um P区 10um Active Contact to Gate Spacing 2)多晶硅栅宽度(即MOS管沟道长度) 2um 2um 6)Via Exact Size 2um 3)N-Select to Active 2um Metal1 Overlap of Via 1um 4)Poly to Active Spacing 1um Via to Poly Contact Spacing Poly to Poly Spacing 2um 2um Poly Contact Exact Size 2um Via to Poly Spacing 2um Poly Minimum Width 2um 3.2 D触发器版图设计 D触发器的版图采用2行结构，构成D触发器的单元有反相器和传输门，如图3.2所示。 6 课程设计 D触发器工艺流程 3.2 D触发器版图设计(总面积125*69.5μm?) 设计构想如图3.3所示:左半部分用2个传输门共用一个输出端，并G1和G2的源端共用一个电源和地，右半部分与做半部分同理摆放，这样一来既可减少走线的难度又可减小版图面积，一举两得。 VDD(左) VDD(右) GT1 GT2 GT3 GT4 G1 G2 G3 G4 非门 传输门 传输门 非门 非门 传输门 传输门 非门 非门 GND GND 图3.3 D触发器版图布局 第四章 工艺流程 4.1 N阱CMOS工艺流程 原始材料是直径为75,150毫米掺P型杂质的硅单晶棒，电阻率ρ=10欧?厘米左右。其工艺流程是:先经过切片、研磨和抛光等工艺(是硅片制备工艺)制备成厚度约300,500微米的圆形硅片作为衬底，然后进行外延生长、氧化、光刻、扩散、蒸发、压焊和多次硅片清洗，最后进行表面钝化和成品封装。 7 课程设计 D触发器工艺流程 8 课程设计 D触发器工艺流程 9 课程设计 D触发器工艺流程 10 课程设计 D触发器工艺流程 11 课程设计 D触发器工艺流程 12 课程设计 D触发器工艺流程 第五章 制备掩膜版 在硅平面器件及集成电路生产过程中，都是采用光刻工艺在SiO2、Si3N4、多晶层、外延层、金属膜上刻蚀出选择性窗口和布线，以获得硅平面器件及集成电路的功能产品。每次光刻都必须有一块掩膜版，一块集成电路需要六七次以上以至十多次的光刻，每次光刻之间都要严格套准，微小的差异都会影响产品的合格率。随着集成电路向微型化发展，对光刻的要求更高，也就是说对制版的要求更高了。想要获得高性能、高可靠性的集成电路产品，没有一套高质量、高精度的掩膜版是绝对不可能的。 5.1 集成电路对掩膜版的要求 (1) 版面图形设计合理，尺寸要准确; (2) 图形边缘要光洁，陡直和无毛刺; (3) 图形对比度合适; (4) 图形内无针孔、小岛等缺陷; (5) 低版要耐用、平整、价廉; (6) 整套版子要互套精确; (7) 图形区内有掩蔽作用，图形外完全透过紫外光。 5.2 掩膜版版图 此次项目中所用掩膜版数为十，如图L1-L10所示: • L1版，多晶硅版 • L2版，金属1反刻版 • L3版，有源区版 • L4版，N型注入区版 • L5版，P型注入区版 • L6版，多晶硅接触孔版 • L7版，金属2反刻版 • L8版，扩磷版 • L9版，金属接触孔版 • L10版，有源区接触孔版 13 课程设计 D触发器工艺流程 *总版图图形:X轴长度125μm，Y轴长度69.5μm，图形有效面积为8687.5μm? *L1、L3、L4、L5、L6、L7、L8、L9、L10版，有色区域为光刻版的不透光区。 *L2、L7版，为金属反刻版，图形有色区域为光刻版的透光区。 14 课程设计 D触发器工艺流程 15 课程设计 D触发器工艺流程 16 课程设计 D触发器工艺流程 17 课程设计 D触发器工艺流程 总结 通过本次设计，我们再次复习了以前来所学的知识，把版图设计与设计工艺相结合，对D触发器及集成电路工艺的制作有了一个比较完整的认识和了解，并系统的掌握了制作的过程和方法。在设计的过程当中，每一个制作的环节都相当重要，否则将会直接影响产品质量，要求我们耐心细致，要有责任心，这对于未来在岗位上工作是很有益处的。 参考文献 [1]廖裕评，陆瑞强.Tanner Pro集成电路版图设计与布局实战指导 科学出版社，2012。 [2]刘守义，钟苏主编数字电路技术基础 清华大学出版社，2012。 [3]姜岩峰，现代集成电路版图设计 化学工业出版社，2009。 [4]王志功，CMOS数字集成电路分析与设计 北京.电子工业出版社，2005。 [5]林明祥，集成电路制造工艺 机械工业出版社，2005.9。 18