arinc429总线收发器芯片dei1016的原理及应用_edapld论文

arinc429总线收发器芯片dei1016的原理及应用_edapld论文 ARINC429总线收发器芯片DEI1016的原理及应用_EDAPLD论文 EDAPLD论文 摘要:简要介绍了Devie Engineering公司的DEI1016芯片的功能，详细说明了利用DEI1016芯片实现ARIN429协议数据通讯系统的设计，给出了比较具体的电路设计及软件解决方法。 关键词:ARIN429;差分输出;FIF;可编程器件, 概述目前，,,，,,,,,收发器主要以,,,,;, ,,,,,,,,,,,公司的,,，,,,,及,,,,,来配套使用。其中,,，,,,,提供有航空串行数据和,,,,,宽数据总线接口。该接口电路包括一个单通道发送器、两个独立的接收通道和可选择操作方式的可编程控制器。发送器电路包括一个发送缓存器和一个控制逻辑，发送缓存器是一个,×,,,,,的,，,,，而控制逻辑则允许主机给发送器写数据块，并通过主机使能发送器来使该数据块自动发送出去。数据在,,,电平格式下经过,,,,,电平转换器后发送出去。而每一个接收通道都可以直接连接到,,，,,,,,数据总线，而不需要电平转换。 , 引脚功能,,，,,,,芯片的引脚图如图,所示。下面是,,，,,,,的主要特点:?两路接收和一路发送;?环绕自测试模式;?数据字长为,,,,,,或,,,,,,格式;?接收数据时进行校验，发送数据时产生校验;?具有,×,,,,,的发送缓存;?采用低电源工作;?支持多路复用,,，,,数据总线(如,,,、,,,、,,,、,,,)。 , 电路原理,,，,,,,的复位是低电平有效，外部工作时钟为,,,,。具有二路接收(第一路接收和第二路接收)和一路发送。要使电路正常工作，发送时需要和,,,,,配合。,,,,,是满足,,，,,,,,的、双极数据输入线驱动器。,,，,,,,为前级输出，,,,,,为差分输出。设计时，,,,,,地周围要接两个,,,,的电容才能正常工作，而且这两个电容至关重要。,,，,,,,由三个基本单元组成，第一部分为接收通道，第二部分为发送通道，第三部分为主机接口。其电路结构框图见图,所示。,(, 接收通道接收通道包括线接收器、数据接收、数据时钟、源,目标码译码器、校验控制位、数据通道和数据错误条件等电路。线接收器的前端是一个电平转换器，最常用的就是,,,,,。它可以把?,,,的数据信号转换为,,内部逻辑电平。接收数据时，接收到的每一位数据的开始位首先被检测，外部提供的工作时钟(,,,,)为,,,,，内部接收和发送速率可以设置为十分之一或八十分之一(即,,,,,,,或,,(,,,,,)。读接收器的任一个字时，一般都需要检测收到的信息数据的校验位。初始化时，可以设置字长为,,,,,或,,,,,。其,,,,,字长格式如图,所示。为了访问接收器的数据，首先应设置接收器数据选择输入端(,,,)为逻辑“,”，并通过脉冲使输出使能端 ,,, 也置为“,”，以使得数据字,被送入到数据总线上;同样，数据字,也被放到数据总线上。当字,、字,被读走以后，数据准备好信号 ,,, 被复位，复位后，该信号处于三态;如果新数据到了，而以前的数据又没有被读取，此时如果数据准备好信号没有复位，则新数据不能覆盖,，,,中的数据;如果一个完整的数据没有读完就出现错误，接收器将复位，同时忽略该数据或者该帧数据。如果希望测试该芯片是否正常工作，也可以通过设置为自测试模式，即将,,，,,,,的发送直接在内部接到第一路接收，并将反相接到第二路，然后发送数据，并比较发送和接收，以判断,,，,,,,的工作状况。,(, 发送通道发送通道包括,×,,,,, ,，,,、校验产生器、发送器定时器和一个,,,输出电路。其中,×,,,,, ,，,, 可由用户进行操作(如装载、使能、非使能等);通过装载发送器数据字(,,,)或者(,,,)脉冲沿可以把第一个,,位字(字,)或 第二个,,位字(字,)放到数据线上;,,,总是先于,,,。如果缓存已满且新数据已被,,,和,,,脉冲沿打入，缓存里的最后一个,,位字将被覆盖;而当,,,,为逻辑“,”时，,，,,时钟被激活，同时，数据被串行移到发送器驱动器上;然后在发送时钟(,,,,,),,,,下通过,, , 和,, , 差分输出，,,，,,,,和,,,,,连接见图,所示。 ,(, 主机接口,,,外围，,,设备的接口芯片一般都有片选、读、写信号和选择片内寄存器的若干地址线。但,,，,,,,有点特殊，它的每一个寄存器操作信号都需要对,,,信号进行译码产生。因此，选择,,,时，最好直接选择外部数据总线为,,,,,以上的,,,，如,，公司的,,,,,,,,,,等。, ,,，,,,,的应用,(, ,,，,,,,与,,,,,,,的连接,,，,,,,的应用主要是数据通讯。它一般和,,,、可编程器件一起形成智能通讯模块，图,是由,,，,,,,构成的数据通讯系统原理图。该数据通讯模块的控制逻辑以,,,提供的，,,操作信号，,和读写信号,,、,,以及地址,,、,,为输入来为,,，,,,,产生操作信号，如读第一路接收数据寄存器信号 ,,,,,,、第二路 ,,,,,,、发送低字选通信号 ,,,,,,,、高字 ,,,,,,,、发送使能控制 ,,,,,,,等。控制逻辑和,,,同时监视,,，,,,,的,个状态信号，包括第一路接收准备好信号 ,,,,,,、第二路,,,,,,和发送准备好,,,,,,,,。这些状态信号一方面可供软件查询，另一方面可由控制逻辑产生 ，,,中断请求。,,，,,,,和,,,接口比较简单，发送时经常和,,,,,配合使用。 一般情况下，作为，,,外设的,,，,,,,的读写速度要比,,,慢，因此，应该用一个状态机进行速度匹配以便为,,,产生,,,,,信号。在发送使能信号,,,,,,,的控制下可以简单地把发送准备好信号 ,,,,,,,,反相后输出。亦即只要,,，,,,,发送器有空闲，就允许发送。,,，,,,,的发送器包括一个,，,,，它可以存储,个,,,,,,的,,,数据字。当,,,填充,,，,,,,的发送,，,,字数达到自定数目 如,个 时，系统将使能发送以发出,，,,中的数据。其实现逻辑用,,,,语言简写如下 ，,，,,，,, ,,,;,, ,,,方的，,,操作、读写信号，皆为低有效(，,,,,,,[,,，,,，,];,, ,,,方，,,地址,,,,,,,,,～,,,,,,,,,;,, ,,，,,,,, 发送使能(,, 读 第一路 ,,,，,,,, 接收寄存器 高低字(～,,,,,, ,～，, , ～,, , ((，,,,,, ,, ,,,,,,,,) , (，,,,,, ,, ,,,,,,,,));,, 读 第二路 ,,,，,,,, 接收寄存器 高低字(～,,,,,, , ～，, , ～,, , (，,,,,, ,, ,,,,,,,,) , ，,,,,, ,, ,,,,,,,,);,, 写 第一路 ,,,，,,,, 发送寄存器 高低字(～,,,,,,, , ～，, , ～,, , (，,,,,, ,, ,,,,,,,,); ～,,,,,,, , ～，, , ～,, , (，,,,,, ,, ,,,,,,,,);,, 写 ,,，,,,, 控制寄存器(～,,,,,,,, , ～，, , ～,, , (，,,,,, ,, ,,,,,,);～，,, , ～,,,,,, , ～,,,,,,;,, ,路接收准备好 共享中断请求(„„ ,(, 两路接收中断共享算法该模块有一路发送和两路接收。发送数据不需要用中断来解决。而当,路接收共享一个中断时，可能会出现覆盖而丢掉某一路数据的情况，也可能使边沿触发的中断失效而不再接收任何数据。其波形示意图如图,所示。图中，在,点，当第一路准备好,,,,,,为低时 (,)，,，,,有效以引起中断，,,,响应中断处理，同 时在,,之间判定为第一路有效并开始处理。当处理到,点时，第二路接收准备好引起中断。但此时,，,,已经有效，故不会引起电平变化，中断响应程序继续进行，并在,点退出，此时并没有处理第二路接收。如果中断请求是电平 ,,,,, 敏感，中断处理退出后还可以再次进入，但这会有相当的系统开销。若中断请求是边沿 ,,,, 触发，那么在,点退出之后，由于未处理第二路接收，所以中断请求 ，,,一直保持电平有效，但不能产生边沿跳变翻转，中断触发条件永远不能满足，系统处于死锁状态，从而使两路数据全部丢失。对于这一问，其实质性的解决办法需要“软硬兼施”。可以将图, 中,,，,,,,的,,,,,,、,,,,,,等状态信号同时送达,,,以组成只读“状态寄存器”，供,,,中断响应时查询。由以上可知，对于,,，,,,,,数据通讯系统，在具体的电路设计及软件算法中均应考虑收发数据的丢失问题。 下载此论文:ARIN429总线收发器芯片DEI1016的原理及应用.dx(rd 文档)