杭州生育保险金的报销流程

第八章 语法概念总复习练习 1）以下给出了一个填空练习，请将所给各个选项根据电路图，填入程序中的适当位置。 标准： module AOI(A,B,C,D,F); input A,B,C,D; output F; assign F = ((A&B)&(C&D)); endmodule 2〕 在这一中，我们将作有关层次电路的练习，通过这个练习，你将加深对模块间调用时，管脚间连接的理解。假设已有全加器模块FullAdder,若有一个顶层模块调用此全加器，连接线分别为W4，W5，W3，W1和W2。请在调用时正确地填入I/O的对应信号。 module FullAdder(A,B,Cin,Sum,Cout); input A, B, Cin; output Sum, Cout; endmodule module Top..... FullAdder FA( , // W1 , // W2 , // W3 , // W4 ) ; // W5 endmodule 标准答案： moduleTop... FullAdderFA( .Sum(W1), //W1 .Cout(W2), //W2 .Cin(W3), //W3 .A(W4), //W4 .B(W5) ); //W5 endmodule 3)下面这道题是一个测试模块，因此没有输入输出端口，请将相应项填入合适的位置。 module TestFixture; initial begin end initial endmodule 标准答案： module TestFixture reg A,B,SEL; wire F; MUX2M(SEL,A,B,F); initial begin SEL=0; A=0; B=0; #10 A=1; #10 SEL=1; #10 B=1; end initial $monitor(SEL,A,B,,F); endmodule 4)指出下面几个信号的最高位和最低位。 reg [1:0] SEL; input [0:2] IP; wire [16:23] A; 标准答案: MSB:SEL[1] MSB:IP[0] MSB:A[16] LSB:SEL[0] LSB:IP[2] LSB:A[23] 5)P,Q,R都是4bit的输入矢量，下面哪一种达形式是正确的。 1)input P[3:0],Q,R; 2)input P,Q,R[3:0]; 3)input P[3:0],Q[3:0],R[3:0]; 4)input [3:0] P,[3:0]Q,[0:3]R; 5)input [3:0] P,Q,R; 标准答案:5) 6)请将下面选项中的正确答案填人空的方括号中。 1. (0:2) 2. (P:0) 3. (Op1:Op2) 4.(7:7) 5. (2:0) 6. (7:0) reg [7:0] A; reg [2:0] Sum, Op1, Op2; reg P, OneBit; initial begin Sum=Op1+Op2; P=1; A[ ]=Sum; ..... end 标准答案:5 7)请根据以下两条语句，从选项中找出正确答案。 7.1) reg [7:0] A; A=2'hFF; 1) 8'b0000_0011 2) 8'h03 3) 8'b1111_1111 4) 8'b11111111 标准答案:1)、2） 7.2) reg [7:0] B; B=8 'bZ0; 1) 8'0000_00Z0 2) 8'bZZZZ_0000 3) 8'b0000_ZZZ0 4) 8'bZZZZ_ZZZ0 标准答案:4) 8)请指出下面几条语句中变量的类型。 8.1) assign A=B; 8.2) always #1 Count=C+1; 标准答案: A(wire) B(wire/reg) Count(reg) C(wire/reg) 9)指出下面模块中Cin，Cout，C3，C5，的类型。 module FADD(A,B,Cin,Sum,Cout); input A, B, Cin; output Sum, Cout; .... endmodule module Test; ... FADDM(C1,C2,C3,C4,C5); ... endmodule 标准答案: Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire) 10〕在下一个程序段中，当ADDRESS的值等于5'b0X000时，问casex执行完后A和B的值是多少。 A=0; B=0; casex(ADDRESS) 5'b00???: A=1; 5'b01???: B=1; 5'b10?00,5'b11?00: begin A=1; B=1; end endcase 标准答案: A=1 and B=0; 11)在下题中，事件A分别在10，20，30发生，而B一直保持X状态，问在50时Count的值是多少。 reg [7:0] Count; initial Count=0; always begin @(A) Count=Count+1; @(B) Count=Count+1; end 标准答案：Count=1; (这是因为当A第一次发生时，Count的值由0变为1，然后事件控制 @(B) 阻挡了进程。) 12)在下题中initial块执行完后I，J，A，B的值会是多少。 reg [2:0] A; reg [3:0] B; integer I, J; initial begin I=0; A=0; I=I-1; J=I; A=A-1; B=A; J=J+1; B=B+1; end 标准答案: I=-1 (整数可为负数) J=0 A=7 (A为reg型为非负数，又因为A为3位即为111) B=8 (在B＝A时，B＝0111,然后B＝B＋1，所以B=4’b1000) 13)在下题中，当V的值发生变化且为-1时，执行完always块后 Count的值应是多少？ reg[7:0]V; reg[2:0]Count; always @(V) begin Count=0; while(～V[Count]) Count=Count+1; end 标准答案:Count=0; 14)在下题中循环执行完后，V的值是多少？ reg [3:0] A; reg V ,W; integer K; .... A=4'b1010; for(K=2;K>=0;K=K-1) begin V=V^A[k]; W=A[K]^A[K+1]; end 标准答案:V的值是它进人循环体前值的取反。 (因为V的值与0，1，0 进行了异或，与1的异或改变了V的值。) 15)在下题中，给出了几种硬件实现，问以下的模块被综合后可能是哪一种? always @(posedge Clock) if(A) C=B; 1.不能综合。 2.一个上升沿触发器和一个多路器。 3.一个输入是A，B，Clock的三输入与门。 4.一个透明锁存器。 5.一个带clock有始能引脚的上升沿触发器。 标准答案:2,5 16)在下题中，always状态将描述一个带异步Nreset和Nset输入端的上升沿触发器，则空括号内应填入什么，可从以下五种答案中选择。 always @( ) if(!Nreset) Q<=0; else if(!Nset) Q<=1; else Q<=D; 1.negedge Nset or posedge Clock 2.posedge Clock 3.negedge Nreset or posedge Clock 4.negedge Nreset or negedge Nset or posedge Clock 5.negedge Nreset or negedge Nset 标准答案:4 17)在下题中，给出了几种硬件实现，问以下的模块被综合后可能是哪一种? 1.带异步复位端的触发器。 2.不能综合或与预先设想的不一致。 3.组合逻辑。 4.带逻辑的透明锁存器。 5.带同步复位端的触发器。 1.always @(posedge Clock) begin A<=B; if(C) A<=1'b0; end 标准答案：5 2.always @( A or B) case(A) 1'b0: F=B; 1'b1: G=B; endcase 标准答案:2 3.always @( posedge A or posedge B ) if(A) C<=1'b0; else C<=D; 标准答案:1 4.always @(posedge Clk or negedge Rst) if(Rst) A<=1'b0; else A<=B; 标准答案:2 (产生了异步逻辑) 18)在下题中,模块被综合后将产生几个触发器? always @(posedge Clk) begin: Blk reg B, C; C = B; D <= C; B = A; end 1. 2个寄存器 B 和 D 2. 2个寄存器 B和 C 3. 3个寄存器 B, C 和 D 4. 1个寄存器 D 5. 2个寄存器 C 和D 标准答案:2 19)在下题中，各条语句的顺序是错误的。请根据电路图调整好它们的次序。 标准答案:1) 2) 20)根据左表中SEL与OP的对应关系，在右边模块的空括号中填入相应的值。 SEL：OP 000：1 001：3 casex(SEL) 010：1 3'b( ): OP=3; 011：3 3'b( ): OP=1; 100：0 3'b( ): OP=0; 101：3 endcase 110：0 111：3 标准答案: casex(SEL) 3'bXX1: OP=3; 3'b0X0: OP=1; 3'b1X0: OP=0; endcase 21)在以下表达式中选出正确的. 1) 4'b1010 & 4'b1101 = 1'b1 2) ～4'b1100 = 1'b1 3) !4'b1011 || !4'b0000 = 1'b1 4) & 4'b1101 = 1'b1 5) 1b'0 || 1b'1 = 1'b1 6) 4'b1011 && 4'b0100 = 4'b1111 7) 4'b0101<<1 =5'b01011 8) !4'b0010 is 1'b0 9) 4'b0001 || 4'b0000 = 1'b1 标准答案:3), 5), 8), 9) 22)在下一个模块旁的括号中填入display的正确值。 integerI; reg[3:0]A; reg[7:0]B; initial begin I=-1;A=I;B=A; $display("%b",B);( ) A=A/2; $display("%b",A);( ) B=A+14 $diaplay("%d",B);( ) A=A+14; $display("%d",A);( ) A=-2;I=A/2; $display("%d",I);( ) end 标准答案： I=-1;A=I;B=A; $display("%b",B);(00001111) A=A/2; $display("%b",A);(0111) B=A+14 $diaplay("%d",B);(21) A=A+14; $display("%d",A);(5)（A为4位,所以21被截为5） A=-2;I=A/2; $display("%d",I);(7)(A=-2,则是1110) 23)请问{1,0}与下面哪一个值相等。 1). 2'b01 2). 2'b10 3). 2'b00 4). 64'H000000000002 5). 64'H0000000100000000 标准答案:5 （位拼接运算符必须指明位数，若不指明则隐含着为32位的 二进制数[即整数]。) 24)根据下题给出的程序，确定应将哪一个选项填入尖括号内。 1. defs.Reset 2."defs.v".Reset 3. M.Reset 4.Reset 1 标准答案：1 (模块间调用时，若引用其他模块定义的参数，要加上其他模块名，做为这个参数的前缀。) module M 'include "defs.v" .... if(OP==) Bus=0; endmodule 2. 标准答案:4 parameter Reset=8'b10100101; (File defs.v) module M 'include "defs.v" .... if(OP==) Bus=0; endmodule 25)如果调用Pipe时,想把Depth的值变为8，问程序中的空括号内应填入何值? Module Pipe(IP,OP) parameter Option=1; parameter Depth=1; ... endmodule Pipe( ) P1(IP1,OP1); 标准答案:#(1,8) （其中1对应参数Option,8对应参数Depth.） 26)若想使P1中的Depth的值变为16，则应向空括号中填入哪个选项。 module Pipe (IP ,OP); parameter Option =1; parameter Depth = 1; ………… endmodule module Pipe P1(IP1 ,OP1); ( ); endmodule 1.defparam P1.Depth=16; 2.parameter P1.Depth=16; 3.parameter Pipe.Depth=16; 4.defparam Pipe.Depth=16; 标准答案:1 (用后缀改变引用模块的参数要用defparam及用本模块名作为引用参数的前缀，如p1.Depth。) 27)如果我们想在Test的monitor语句中观察Count的值，则在空括号中应填入什么? Module Test Top T(); initial $monitor( ) endmodule module Top; Block B1(); Block B2(); endmodule module Block; Counter C(); endmodule module Counter; reg [3:0] Count; .... endmodule 标准答案:T.B1.C.Countor Test.T.B1.C.Count 28)下题中用initial块给reg[7:0]V符值，请指明每种情况下V的8位都是什值。 这道题说明在数的表示时，已标明字宽的数若用XZ表示某些位，只有在最左边的X或Z具有扩展性。 A Sum W1 W2 W3 W4 W5 SEL=0; A=0; B=0; #10 A=1; #10 SEL=1; #10 B=1; $monitor (SEL , A ,B , ,F) ; reg A, B , SEL; wire F; MUX2 M (SEL , A , B , F) Output =FF3 ; reg FF1 , FF2 , FF3 ; FF2 =FF1 ; always @ (posedge Clock) end FF3 = FF2 ; begin FF1 = Input; input FF1 FF2 FF3 output Clock B Cin Count reg FF1,FF2,FF3; always @(posedge Clock) begin FF1 <= Input; FF2 <= FF1; FF3 <= FF2; Output<= FF3; end reg FF1,FF2,FF3; always @(posedge Clock) begin Output= FF3; FF3 = FF2; FF2 = FF1; FF1 = Input; end _951837509.doc Reg [ 7 :0 ] V initial begin V = 8’b0; V = 8’b1; V = 8’bX; V = 8’BZX; V = 8’BXXZZ; V = 8’b1X; end 标 准 答 案 ： 8’b00000000 8’b00000001 8’bXXXXXXXX 8’bZZZZZZZX 8’BXXXXXXZZ 8’b0000001X _1086528112.doc A B C D F assign module ; ~ | & input output inputs outputs endmodule A , B , C , D AOI ( A, B, C, D, F ) F F =((A B) (C D)) _951837507.doc module defs; parameter Reset = 8'b10100101; endmodule (file defs.v) module M ; …… if (OP==< >) Bus = 0 ; (file M.v) endmodule