华科电信10级嵌入式原理复习

备注：紫色加粗字体示问题，蓝色字体表示扩展内容，红色字体表示需注意的内容，加粗字体表示重点记忆内容。 I2C上拉电阻(同类问题18&29)—— 4.2 I2C是一种简单的只有两条信号线的串行总线； 主设备：初始化总线操作、终止总线操作并产生总线时钟信号的设备； 从设备：被主设备寻址的总线设备，被动响应主设备启动的操作； 发送器：向总线上发送数据的总线设备，主从设备都可以是发送器； 接收器：从总线上接受数据的设备，主从都可以是接收器； 多主设备：有多个主设备都可以尝试控制总线，而不会引起传输数据的混淆； 仲裁：总线上的一种设备管理过程，在这个过程中如果有多个主设备同时试图控制总线，确保只允许其中一个得到控制权，并正确地完成总线数据的传输。 I2C总线的SDA(串行数据)和SCL(串行时钟)是双向信号，通过上拉电阻连接到正电源上，在没有设备驱动的情况下(总线空闲状态)，SDA和SCL都为高电平。I2C总线设备(芯片)可以有不同的生产工艺和不同的工作电压，但总线信号(SDA&SCL)电平决定于上拉电阻连接的电源。 I2C总线工作原理： 数据位表示和总线起始、停止条件 I2C总线上每传输一个数据位就产生一个时钟脉冲，数据必须在SCL为高电平期间保持稳定，数据状态的改变只能在SCL为低电平时发生。 SCL为高电平时，SDA的状态变化被定义为总线操作的起始或停止条件：SDA由高电平变为低电平，表示一个总线操作的起始条件(Start);SDA由低电平变为高电平，表示一个总线操作的停止条件(Stop)。 I2C允许主设备在发出停止条件前插入重复起始条件，通过使用重复起始条件，主设备可以任意修改读、写的方向或寻址不同的设备。根据I2C总线，总线上所有的从设备在接受到起始条件或重复起始条件时，必须复位他们的总线逻辑，准备好接受紧随起始条件后的从设备地址。 设备寻址 主设备在发出起始条件后紧跟着发出要寻址的7位从设备地址及一个读写标志位，共计8位。MSB是字节的最高有效位，LSB是最低有效位。LSB上读写标志位为“0”时表示主设备向从设备写数据；“1”表示主设备由从设备读数据。I2C设备能判断主设备发出的地址与自身地址是否匹配，不需要外部给出的片选信号，故不需要集中的地址译码器。 数据传输过程 SDA信号上所有的信息位(包括数据位、地址位、响应位等)的传输都在SCL时钟同步下进行。主设备可以通过放慢SCL时钟频率降低数据传输速率，从设备也可以强制拉低SCL迫使主设备进入等待状态。当发送器完成一个字节信息的发送后，释放对SDA的驱动，这时如果没有其他设备驱动SDA则其为高；接收器接受完一个字节的信息后，通过把SDA拉到低电平向发送器给出响应位，如果接收器接受完一个字节信息后不能如期给出响应位(或给出“非响应位”)那么发起这次总线操作的主设备将发出停止条件终止此次操作或发出重复起始条件直接启动一个新的操作过程。时序图见 总线仲裁 I2C总线上所有设备的SDA和SDL信号通过线与方式连在一起，总线空闲时二者都为高电平(结合起始条件即可容易理解)。所有的操作由总线设备发起，但主设备只有在总线空闲时才能启动一个传输过程。在空闲状态下，多个主设备可能同时发出起始条件，并基于总线的线与连接，最终在总线上产生一个有效的起始条件，此时主设备都认为自己获得了总线的控制权并开始随后的总线操作，仲裁机制用来解决这种总线的冲突。 当SCL为高电平时，主设备根据SDA信号的状态实现仲裁。 当SCL为高电平时，主设备根据SDA信号的状态实现仲裁。当其他主设备发送低电平时，发送高电平的主设备将释放对总线的控制(由“线与”可以理解，当其他主设备发送低电平时SDA上必为0，则为高电平的主设备知道此时有冲突),退出竞争，因它检测到SDA信号与自己发出的电平不一致。 SDRAM行、列、Bank，容量，时序、CL、 ——5.4.2 PC中存储器组织标准化，用Flash存储BIOS(“基本输入输出系统”，是一组固化到主板上一个ROM芯片上的程序，保存着计算机最重要的基本输入输出程序、系统设置信息、系统自启动程序等，主要功能是为计算机提供最底层最直接的硬件设置和控制)，用内存条扩展系统主存。 外部存储器具有容量大、可拆卸且掉电信息长期保存的特点。在嵌入式系统中，操作系统及应用软件一般固化在EPROM/Flash中，外存则作为系统的可挂载设备用于保存大量数据。内存是系统主板的组成部分，CPU通过总线直接访问内存。按电调后数据是否消失划分。 静态随机存储器(SRAM)——5.2 (考管脚、时序) IDT7164引脚信号分配及功能 引脚编号 信号名 功能 2-10，21，23-25 A0-A12 13位地址信号，可寻址8192个存储单元 11-13，15-19 D0-D7 8位数据输出/输入信号 20 CS1# 低有效片选信号 26 CS2 高有效片选信号 27 WE# 低有效写使能信号 22 OE# 低有效输出使能信号 14 GND 信号地 28 Vcc +5V电源 读操作时(读出数据)，片选有效，打开内部地址译码器，对加载到芯片地址信号上的13位地址进行译码。选中片内存储矩阵的某个存储单元，在片选信号和读信号控制下，该存储单元的8位数据线通过输出三态们送到数据信号线上。 写操作时(写入数据)，最后将数据信号线上的8位数据经过输入三态门写入该存储单元中。 读周期是SRAM的一个重要指标，反映芯片的读操作速度。同一型号芯片写读周期具有同样的最短时间——见 时序图 双端口存储器(DPRAM)——5.3 (考冲突机制) 特殊存储器，有两套读写端口可同时被两个处理器访问，每个端口有完整地址、数据和控制信号，允许两处理器在不产生数据冲突时同时对公共存储区进行读写。为避免数据冲突，DPRAM设计了端口间的握手信号。嵌入式系统中用于紧耦合数据通信，相当于共享存储区。 IDT7007是异步双端口静态RAM，实现共享内存方式的双机通信。允许两处理器同时读任意存储单元，但不允许同时写同一存储单元，或一个端口读另一个写同一存储单元(两种冲突)。集成访问仲裁逻辑避免同时读、写同一地址引起的数据冲突；集成中断产生逻辑，端口上的处理器可通过写特定地址单元向另一端口上的处理器发出中断请求；集成8个信号灯为左右处理器提供公共标志，协调双方的软件处理任务以免产生冲突。SEM#信号灯使能，读写信号灯标志位的选通信号；BUSY#表示两断口同时读写同一单元产生冲突。 仲裁逻辑：用于解决端口数据冲突问题。当冲突发送时，仲裁逻辑允许先产生读写操作的一方优先完成操作，同时将另一端口的BUSY#设置为有效，并在片内禁止其对该存储单元的写操作(思考为何只禁止写操作不禁止读操作)直至优先端口完成。 中断逻辑 信号灯逻辑：信号灯为DPRAM两端口处理器提供一种软件握手机制，端口上的处理器通过设置该标志向对方端口处理器申明对某公共资源(由软件约定)的占用。信号灯是可独立寻址的锁存器，访问时用SEM#选通，用A0-A2选择8个信号灯，其只有0和1两个状态，读写时仅使用D0数据线传输状态，其他数据位无影响。这种硬件方式实现的信号灯只是为两处理器提供软件握手方式并不直接影响硬件电路的工作。 处理器A、B从两个端口读某信号灯，若都得到1状态表示信号灯空闲；此时若A向信号灯写入0，再读该灯得到状态0，表示A取得信号灯(A占用公共资源)；此时若B向灯写入0，再读该灯状态仍未1即状态没写入，B因此可判断灯被A占用；A完成后向灯写入1再读灯得到状态为1则成功取消对灯的占用；B在前面提出的对灯的占用申请此时生效，B再读灯得状态为0。 扩展：存储容量扩展与SRAM一样，只是容量扩大数据位宽不变；数据位宽扩展，只有主片的端口仲裁逻辑工作，主片BUSY#是输出信号，从片的是输入，有效时禁止端口写操作。 同步动态随机存储器(DRAM，SDRAM) 动态随机存储器(DRAM)容量大，成本低，与SRAM一样存储单元被组织为存储矩阵。 DRAM用MOS管栅极电容的充电状态存储二进制位信息，刷新完成对电容的充电，此过程内存不能被访问，而SRAM用双稳态触发器存储数据不存在刷新问题。动态刷新限制DRAM读写速度与接口复杂。DRAM结构简单功耗低成本低，用于计算机系统主存储器；SRAM接口简单速度快，用于实现高速缓存，与单片机等配合使用。 SDRAM——5.4.2 概述：DRAM内存存储单元按照矩阵组织为一整体，通过行列地址寻址特定的单元，SDRAM芯片内部分为多个相互独立、被称为Bank的存储体。每个Bank容量(与地址有关)、数据位宽相同。有专门信号用于Bank选择，Bank内部单元的寻址用行、列地址选择。多Bank设计有利于控制芯片内部信号线长度，提高存储单元的访问速度。 RAS#行地址选通信号；CAS#列地址选通信号；DQM、DQML/H数据线掩码信号，高有效，在读周期DQM有效，将相应数据输出缓存器置为高组态，在写周期DQM有效将阻止相应数据位的写操作。 命令： 命令类型 CS# RAS# CAS# WE# DQM# 地址线 无操作 H X X X X X L H H H X X 行有效(激活Bank的某行) L L H H X Bank/行地址 列有效与读命令 L H L H L/H Bank/列地址 列有效与写命令 L H L L L/H Bank/列地址 突发传输终止命令 L H H L X X 模式寄存器设置命令 L L L L X 寄存器值 行/列寻址与读/写命令 SDRAM芯片复用行列地址信号，处理器分两次把地址送给存储器芯片，用CAS#与RAS#对两种地址进行区分。在寻址某个Bank存储矩阵的特定单元时，先要选通矩阵行，使之处于激活状态，然后再确定矩阵列，最终选定指定地址的存储单元。 读/写命令与列地址同时发出，WE#为高电平表示读，低表示写。 答：访问SDRAM时，行有效和列有效与读写命令先后发出，二者之间有一定时间间隔( ),即RAS至CAS延迟，这是因为行有效命令发出到行真正被选通有时间延迟。以时钟周期为单位，表示RAS至CAS延时多少时钟周期。 数据读命令与列有效命令同时发出，通过列有效，选中具体的存储单元。但答：CAS#发出后，存储单元的数据并不能马上发送到数据线(DQn)上，从列有效与读命令发出到数据稳定在数据线上的这段延时被称为CAS(CL，CAS Latency)延迟。CL是由存储单元数据输出过程的延迟造成的，这种延迟只在读操作时出现。因此，从发出行有效命令、列有效与读命令，至第一个数据传送到数据线上，时间延迟为 +CL。 写操作中，数据由处理器发送到数据线上，可以与CAS同时发送，不存在CL延迟。 SDRAM支持突发传输。存储矩阵中同一行的相邻存储单元可以连续进行数据传输。连续传输的存储单元的数量就是突发长度(BL)。只要指定起始列地址与突发长度，内存芯片自动对后面相应数量的存储单元进行连续读写操作，而不需反复提供列地址。这时除了第一次数据传输有多个时钟延迟外，之后每次数据只需一个时钟周期即可完成。只要控制好两端突发读取命令的间隔周期(与BL相同)即可做到连续的突发传输(见时序图5.20 )。 模式寄存器(MR)：用于定义运行的模式，包括突发操作模式、CAS延迟、突发传输模式及突发长度。采用模式寄存器设置命令设置模式寄存器参数(由地址线给出，见 图5.21)。参数设定后保存在模式寄存器中，直到掉电。 OS差别(为何有Linux，裁剪什么，WinCE该用什么)——第七章 在PC中OS必不可少，而在嵌入式系统中是否配置OS则要根据硬件平台的条件和系统功能的来决定。同PC一样，嵌入式系统由硬件和软件组成，但不是每个嵌入式计算机都有操作系统。 嵌入式系统是以应用为中心，以计算机技术为基础，软、硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗等严格要求的专用计算机系统。 操作系统是一组管理程序，管理计算机的硬件资源(CPU、存储器、各种控制器和外设)和软件资源(程序和数据)，为应用软件提供运行平台，使用户方便有效地使用计算机。它的主要功能包括接口管理、处理器管理、存储管理、设备管理、文件管理等。 答：与桌面操作系统相比，嵌入式操作系统有以下特点： 模块化、可定制。嵌入式OS具有开放的、结构化的体系结构，可针对应用需要进行裁剪和配置。 实时性强。实现信息实时处理和设备实时控制。 资源占用少。基于成本、功耗及体积的限制，嵌入式系统硬件资源有限，嵌入式OS结构必须尽可能精炼，减少对内存、处理器及系统其它资源的占用。 稳定性要求高。嵌入式系统需要能长期运行，且不需用户过多干预，因此需要较强的稳定性。 代码有固化的要求，在嵌入式系统中一般没有硬盘等外部存储器，就算有也是用于数据的存储。嵌入式OS和应用软件一般被固化在非易失性存储器中，存储可靠，启动速度快。 具有良好的硬件适应性，便于移植。嵌入式OS大多能运行在不同体系结构的硬件平台上。 动态功耗类型 电磁干扰产生(3种) 耦合路径(2个，有线&无线) 公共阻抗 固件 PCB(为何大面积铺地) 交叉开发 热插拔——3.6.4 答：即在不断电情况下，在正常运行的系统中拔出或插入功能模块而不破坏系统的正常工作。根据热插拔的连接顺序，CPCI热插拔可分为3个过程：物理连接、硬件连接和软件连接。 标准说法：连接器插针按照不同长短放在背板上，其中J1的插针有长针、中长针、短针，长针是电源和信号地，中长针是PCI信号，IDSEL与BD_SEL#所在插针最短；J2都是中长针。插入时依次接长针、中长针、短针，拔出时相反，从而实现热插拔(老师口述答案)。 传导耦合 Linux开发GPL 动态电压与频率调节 处理器、DSP(2种) 总线的标准(机械，电器，功能)&分析PC/104(其中104代表管脚有104个) 总线是计算机中多个功能部件共享的信息传输线，基于标准总线，可以实现系统的模块化和标准化从而使系统更易于扩展和维护。模块化与标准化是现代计算机软硬件的一个特征。总线是计算机硬件模块化的基础。 答：总线标准： 机械结构规范：确定总线模块的尺寸，总线插头/座、连接器的规格及位置。 功能规范：确定总线信号的名称与功能，并对它们相互作用的协议(如时序关系)进行说明。 电气规范：规定总线信号有效的高/低电平、状态转换时间、负载能力、电气性能的额定值及最大值等。 嵌入式系统总线与通用计算机总线的区别： 机械结构上的差别：通用计算机标准化程度高，而嵌入式系统针对应用制定，一般没有标准化的结构，不同产品间不特别强调兼容性。 嵌入式系统对总线标准功能的补充。 ISA总线信号： SA[19:0]:系统地址总线，是有锁存信号。只有低20根地址是锁存的。其在BALE信号的上升沿产生，下降沿锁存。 LA[23:17]:可锁存地址总线。这些地址比SA先出现在总线上，当ISA扩展设备需要尽早完成地址译码时，应用LA信号。 SMRDC#&SMWTC系统存储器读&写命令信号。寻址范围在内存的低1M空间时被置为有效。只能由8位卡采用。 MRDC#&MWTC#:存储器读写命令，总线处在存储器读or写周期时有效。16位扩展卡使用该信号使能地址译码逻辑。 BALE:地址锁存使能信号。主处理器在BALE上升沿产生地址信号A[19:0]，在BALE下降沿，总线控制逻辑的锁存器向ISA的SA信号线上输出锁存后的地址，对16位可以由被所访问的设备锁存LA。 CHRDY:设备准备好信号。当一慢速设备不能在标准的访问周期结束操作时，将其置为无效，于是该总线访问将插入等待周期，直到该信号有效结束。 NOWS#:系统板上的Ready定时器有若干个时钟的预设值，若ISA设备不需额外的等待周期，可以将该信号置为有效，总线控制逻辑检测到该状态时立即结束当前操作。 PCI： PCI总线：PCI是一种跨平台的总线标准； PCI总线特点：高性能、资源丰富且成本低、易于使用、可扩展性好、支持不同的平台； PCI总线扩展设备两种存在形式：与PCI桥控制器同在一个电路板上的板载PCI设备or通过扩展槽连接的PCI插卡设备。逻辑上无区别； PCI总线典型结构：北桥控制器集成cpu和PCI总线间的桥控制器、SDRAM控制器和AGP总线控制器，北桥和CPU之间采用专用的高速系统总线、南控制器是PCI总线的一个设备，主要功能是扩展ISA总线。 PCI总线信号：并行总线，数据位宽为32或64位。PCI是一种多主总线，在一个总线中可以同时有多个主设备，在同一时刻这些主设备只有一个占有总线。 AD[31:00]:地址数据多路复用信号。PCI总线上的一次总线传输包括一个地址相位或多个数据相位，支持读写突发操作。在FRAME#有效的第一个时钟周期是地址相位，此时该组信号线上传送的是32位物理地址；在数据传送周期，该组信号线上传送数据信号，[7:0]是最低字节数据，[31:24]最高字节数据。 C/BE[3:0]#:总线命令信号和字节使能信号复用这4根线。在地址相位中，这4根信号线上传输的是总线命令；在数据相位中他们传输的是字节允许信号，字节使能信号在整个数据相位保持有效状态，以指示哪些字节信号传输的是有效数据。 FRAME#:帧周期信号。该信号由当前主设备驱动，用来指示一个总线访问的开始和结束。当该信号被置为有效，表示传输操作的开始；当保持有效状态时，数据传输持续进行；当为无效，表示当前操作处在最后一个数据相位或总线操作结束。 IRDT#:主设备准备就绪信号，由主设备驱动。该信号有效表明发起本次操作的主设备已准备好结束当前传输的数据相位，IRDY#要与TRDY#相配合，当两个信号同时有效时当前数据相位结束(即数据读完或写完)。在写周期，IRDY#表示AD上数据有效；在读周期，表示主控设备已经准备好接受数据。如果IRDY#和TRDY#没有同时有效，则总线操作将被插入等待周期。——注意配合 时序图理解红色内容。 TRDY#:从设备准备就绪信号，由从设备驱动。该信号有效表明从设备已准备好结束当前传输的数据相位，IRDY#要与TRDY#相配合，当两个信号同时有效时当前数据相位结束。在写周期，TRDY#有效表示从设备已经做好接受数据的准备；在读周期，该信号有效表示有效数据已经提交到AD上。 DEVSEL#:设备选择信号，由从设备驱动。从设备通过置位该信号表明它是被访问的目标。当前主设备根据该信号判断总线上是否有设备被选中。 中断信号：一旦被置为有效就一直保持置位状态，直到设备驱动程序清楚中断请求。PCI设备/连接器的中断请求信号需要连接到系统主板的中断控制器上，具体的连接方式由系统供应商决定。多个PCI设备或功能可公用一个中断信号。中断共享是PCI总线的一个重要特征，这个功能需要操作系统以及PCI设备驱动程序的支持。 PCI总线传输操作:所有信号在时钟的上升沿采样。在读操作中，因为AD信号首先由主设备驱动给出地址，随后由从设备驱动给出数据，两次驱动之间需要有一个周转周期，当被寻址的设备给出DEVSEL#信号且周转周期结束后，从设备必须向AD驱动有效数据(在时序图上表现为AD线上的地址与数据间隔一个时钟周期)；在写操作中，因整个过程地址和数据都由主设备驱动故没有周转周期(在时序图上表现为AD线上出现地址后立即出现数据)。 PC/104系列总线标准： PC/104总线：是ISA总线的工业化版本。与ISA区别：①改变电路板外形②采用自栈结构，不需背板或板卡支架③尽量减少芯片数量，降低电源损耗。 ISA支持8位和16位两种板卡，连接器分为ABCD四段，AB段为8位板卡提供信号，CD提供16位板卡需要的额外信号。PC/104的8位模块采用64针连接器P1，16位模块在P1基础上增加一个40针连接器P2，合计104针因而得名。 PC/104-Plus总线：①增加一个支持PCI信号的120针连接器P3②模块正面与背面元件最大高度增加以增加模块灵活性③增加控制逻辑以适应高速总线的要求。但其暂时不支持64位扩展、JTAG等。 PCI-104、PCI/104-Express和PCIe/104： ISA在PC中广泛应用 PC/104总线标准 PCI总线在PC中广泛应用 PC/104-Plus ISA淡出后，将Plus标准中的ISA连接器(P1,P2)删除 PCI-104 PC中PCI Express总线普及后在-104基础上增加对Express支持 PCI/104-Express Express在PC系统中取代PCI后将-Express中的PCI连接器删除 PCIe/104标准 第一次作业举例 什么是OC、OD 线与：对于一般的二输入与门，当且仅当两个输入A和B都为“1”的时候，输出Y才为“1”，否则输出为“0”。“线与”连接方式要求信号来自集电极开路门(OC)或漏极开路门(OD)的输出； OC(集电极开路门)：三极管 的集电极什么都没连接，因此叫集电极开路。当三极管 输入为“0”， 截止，电源通过1k电阻加到 发射级，并导通，此时电路的输出( 的集电级)为“0”；当输入为“1”时， 导通， 截止，因为 的集电极浮空，此时电路的输出为高阻态，如果有到地的负载电阻，电平会被拉到“0”。正常工作时，需要在OC门的输出加一个上拉电阻R，假设 为理想开关，即闭合电阻为零，断开电阻无穷大，则当 导通时，输出电平为“0”；截止时，输出电平 ， 为负载电阻。 OD(漏极开路门)：原理与OC门类似，只是三极管换成场效应管，集电极变成漏极。OD门的输出也可以采用“线与”的连接方式。普通输出的门电路不能直接采用“线与”的连接，如果一个门输出为“1”，而另一个门输出为“0”，则实际信号状态变得不确定，而且可能造成器件损坏。 “线与”的连接方式使总线结构变得非常简洁，同时“线与”的电平驱动特点也被勇于I2C的总线仲裁。 冲突机制(同2.见双端口存储器DPRAM，略)——5.3 (暂略)——5.5 引导程序功能 实时OS与桌面区别[侧重性能](同3.略)——7.1 低功耗控制(实例分析) 过冲下冲及其危害(信号反射、阻抗不匹配)及解决方法 看门狗分析 大小端 裸机实时性实现(用中断) 232芯片作用(同40)——4.4 答：计算机内部的信号是正逻辑，采用TTL或CMOS电平；而RS-232接口信号是负逻辑，采用-15～+15电平，因此RS-232接口需要专门的电平转换器，即所谓RS-232驱动器。 I2C接多少个24C01系列(分配地址线确定)——5.7 24Cxx是一个I2C接口串行EEPROM系列，是一种非易失性存储器，常用于保存系统保存系统的配置参数、工作状态等需要在掉电后继续被记忆的信息。 24C01是I2C总线上可读可写的从设备。 引脚：SCL：I2C总线时钟信号；SDA：I2C总线数据信号；WP：芯片写保护信号(只能读)；A0-A2：芯片地址设置(对应芯片地址的低3位，没有外部连接时默认为0)。 答：24C01芯片I2C地址的高4位固定为“1010”，可通过A0-A2设置低3位，如下图所示。A0-A2没有外部连接时默认为0，假如应用中A0-A2三个引脚悬空，这时芯片的7位I2C地址为“1010000”。通过A0-A2的设置，一个I2C总线上最多可挂接8个24C01芯片。 两种写模式： 字节写：I2C主设备(如微处理器)首先发出起始条件和24C01(从设备)的7位地址及读写标志位(此时为0)；主设备收到24C01响应后(寻址应答，低电平)，再向24C01发出8位需要写入数据的字节地址，主设备收到24C01另一个响应位(地址应答)后发出要写入的数据；24C01再次发出响应位(数据应答)，随后主设备产生停止条件，而24C01开始内部数据的擦写，在此过程中24C01不再响应主设备。 页写：24C01可一次写入8个字节数据，数据页写操作的启动和字节写一样，不同在于主设备传送一个字节数据后不产生停止条件而是再连续发送7个字节最后才给出停止条件。24C01每接受一个字节数据后产生一个响应位(即只有一个寻址应答，一个地址应答，8个数据应答)，并将地址计数加1，若在发送停止条件前主器件发送超过8个字节，最后面的数据会覆盖最前面的数据。 三种读操作：24C01内部有地址计数器，每次读一个字节数据后该器加1，指向下一字节的地址 立即地址读：主设备总线发出总线起始条件、从设备地址和读标志位；对应地址上的24C01给出响应位(寻址应答)后，将当前地址的一个字节数据发给主设备；主设备接收到一个字节的数据后，给出“非响应位”(即保持SDA位高电平)；随后发出停止条件，结束总线操作。 选择读：主设备可以读24C01任意地址。主设备先向总线发出起始条件，并以写操作的形式寻址24C01；得到响应后(寻址应答)，向24C01写入要写入的字节地址；再次得到响应后(地址应答)，主设备发出重复起始条件，并以读操作的形式再次寻址24C01，24C01在发出响应位后(寻址应答)，即可输出对应地址的一字节数据；主设备在接受到需要的数据后，给出“非响应位”，结束操作。 连续读：可通过“立即读”和“选择读”操作启动。在24C01发送完一个8字节数据后，主设备产生一个响应位(即数据应答。单个字节的读操作中主设备发出“非响应位”)，告知24C01主设备要求连续读下一个字节数据；对应主设备产生的每个响应位，24C01将发送一个数据字节，当主设备不发送响应位时结束。 复位作用 芯片低功耗 指令(变种) 静动功耗是什么 什么是电磁兼容 JTAG用途(调试、下载) 实时时钟(闹钟功能设定)——4.3 S-35390A实时时钟控制器结构(8个引脚) 数据通信 I2C地址高4位固定为“0110”，低3位编码用于寻址片内不同寄存器。共16位。 实时时间寄存器 7字节寄存器，以BCD码(注意并非8421BCD，而是1、2、4、8、10、20、40、80BCD码)记录年(默认为年份范围为2000年-2099年)、月、日、周、时、分、秒。对时间数据读写为2种形式：模式1可一次读7字节完整时间信息；模式2只读时分秒共三个字节的时间信息 状态寄存器1(单字节寄存器) INT1&2(只读)为“闹钟”事件发生标志，该位为“1”表示用户设定的时间已到，已产生中断信号。该位一旦被读，则自动被设置为“0”。 状态寄存器2(同上) 设置INT2#输出模式：INT2AE、INT2ME、INT2FE 设置INT1#输出模式：32KE(1为无效)、INT1AE、INT1ME、INT1FE 当INT2AE=1、INT2ME=INT2FE=0时为定时闹钟输出； 当INT1AE=1、INT1ME=INT1FE=0、32KE=0为定时闹钟输出 当INTxAE为无效、INTxME=0、INTxFE=1，对于1#还需32KE=0为用户自定义频率信号。 中断寄存器 当状态寄存器2将INT1#或2#设置为用户自定义频率信号输出时，INT1和2中断寄存器用于设置INT1#和2#的引脚输出信号的频率；当状态寄存器2将1#或2#设置为闹钟中断输出时，1和2中断寄存器用于设置闹钟的时间。 作为闹钟时间寄存器时：可设置的时间包括周、时、分。AxWE、AxHE、AxmE可以设置周期、小时、分钟的时间信息有效或无效。根据状态寄存器1的设置可进行12/24小时。 当INTx#信号用于输出自定义频率信号时，中断寄存器用一个字节定义信号频率。B7-B3为1、2、4、8、16Hz，在INTx#引脚输出信号为这些数据位对应频率信号的“与”。 NOR&NAND时序(暂略) 硬件抽象层作用——7.2 嵌入式系统包含3个主要成分(左下图)。操作系统运行在硬件平台之上，屏蔽了硬件的具体特征，为应用软件提供一个虚拟的统一平台；应用软件可以不关心硬件的细节，而是通过操作系统实现对硬件及软件资源的管理。 嵌入式OS有很多类型，一般支持多种不同体系结构的硬件平台，在这些硬件平台之上提供统一的操作系统环境。答：为了实现跨平台的移植，在嵌入式OS中定义一个硬件抽象层(HAL)，通常将HAL归为OS的一个特殊组成部分(见右下图)。 硬件抽象层是一组系统软件，通过统一的编程接口为OS和应用软件提供一个抽象化的平台。它实现对硬件的操作，并通过标准化的接口为OS提供服务，向OS提供硬件平台的信息，并根据OS的要求完成对硬件的操作。由于引入了一个中间层，屏蔽了底层硬件的具体特征，OS不再直接面对硬件环境，而是面向由HAL所提供的虚拟的标准化的运行平台。 低功耗电源模块 特点、缺点；如何选用 232串行，结构不同(帧结构、波特率、为何电平转换)——4.4 RS-232接口除了实现一般的数据通信外，在系统调试中还用于实现程序下载和系统控制台的功能。 RS-232串行通信接口标准，全称“数据终端设备(DTE)和数据通信设备(DCE)之间串行二进制数据交换接口技术标准”。两个DTE(计算机)通过DCE之间的通信网络实现数据传输，而RS-232则用于DCE和DTE之间的串行数据通信。 RS-232是串行接口，数据二进制传输，传输率用比特率(b/s或bps)即美妙传输的数据位的数量。支持全双工传输方式，接发方比特率必须相同。答：RS-232标准采用负逻辑，这与通常的TTL/CMOS电平不兼容，因此232的收、发方都需要做电平转换，也称信号驱动。 省略硬件握手信号(RTS、CTS、DSR、DTR等)即假定通信双方随时准备好收发数据，这种连接方式只需要三根信号线：GND，通信双方的TxD信号(发送数据，DTE→DCE)和RxD(接受数据，DCE→DTE)需要交叉。 答：起止式异步串行通信协议(帧结构)：每次传输都以起始位(逻辑值“0”)开始，以停止位(逻辑值“1”)结束，二者之间传输一个字符，对字符之间的时间间隔不作要求。停止位后面是不定长度的逻辑值也为“1”的空闲位。此协议靠起始位和停止位来实现字符的界定或同步。可靠性高，即使收发双方的时钟频率略有偏差，也不会因偏差的累积而导致错位。但因每个字符起始位和停止位等附加信息，故降低传输效率，不利于提高数据传输率。 PCI与CPCI总线——3.6 答：PCI总线具有高性能与低成本的优点，但因结构与技术标准的限制，PC/104模块不能满足某些行业对工业计算机的高复杂性和极高可靠性的要求；在工业或嵌入式应用中，计算机需要可靠、坚固且易于维护的机械结构，实现这种高可靠度需要冗余电源、风扇、硬盘、电路模块等技术以及热插拔。CompactPCI是为这类高可靠系统而设计的工业总线标准。 CPCI在电气上与PCI标准兼容。 CPCI采用无源背板加标准模块的装配方式，安装拆卸方便。 � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 \* MERGEFORMAT ��� � EMBED Equation.DSMT4 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