DDR2 SDRAM

DDR2 求助编辑百科名片 HYPERLINK "http://baike.baidu.com/picview/3934/3934/0/241f95cad1c8a7867b5977926709c93d70cf503e.html" \o "查看图片" \t "_blank"    金士顿2GB DDR2 800内存 DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。 目录 区别 延迟问 封装和发热量 双通道内存的搭建 离线驱动调整 终结电阻器 提高DDR Ⅱ内存的利用效率 技术特点 选购策略 找性价比最高的购买 品牌的选择也很重要 发展历程 DDR2的昨天 DDR2的今天 展望未来，DDR2的下一代接班人 性能分析及展望 加速向DDR2转换 DDR2 SDRAM的优势 存储器模块 对系统性能的影响 向移动应用发展 提供多种封装和容量的DRAM 多样化需求 提供先进图形技术 DDR2采用的新技术 DDR2时钟线走线规则 盘状结构域受体2 展开 区别 延迟问题 封装和发热量 双通道内存的搭建 离线驱动调整 终结电阻器 提高DDR Ⅱ内存的利用效率 技术特点 选购策略 找性价比最高的购买 品牌的选择也很重要 发展历程 DDR2的昨天 DDR2的今天 展望未来，DDR2的下一代接班人 性能分析及展望 加速向DDR2转换 DDR2 SDRAM的优势 存储器模块 对系统性能的影响 向移动应用发展 提供多种封装和容量的DRAM 多样化需求 提供先进图形技术 DDR2采用的新技术 DDR2时钟线走线规则 盘状结构域受体2 展开 　　 介绍   DDR2 由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-Ⅱ封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。[1] 编辑本段区别 延迟问题 从上表可以看出，在同等核心频率下，DDR2的实际工作频率是DDR的两倍。这得益于DDR2内存拥有两倍于标准DDR内存的4BIT预读取能力。换句话说，虽然DDR2和DDR一样，都采用   DDR2内存的频率 了在时钟的上升延和下降延同时进行数据传输的基本方式，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就是说，在同样100MHz的工作频率下，DDR的实际频率为200MHz，而DDR2则可以达到400MHz。 这样也就出现了另一个问题：在同等工作频率的DDR和DDR2内存中，后者的内存延时要慢于前者。举例来说，DDR 400和DDR2-400具有相同的延迟，而后者具有高一倍的带宽。实际上，DDR2-400和DDR 400具有相同的带宽，它们都是3.2GB/s，但是DDR400的核心工作频率是200MHz，而DDR2-400的核心工作频率是100MHz，也就是说DDR2-400的延迟要高于DDR400。 封装和发热量 DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2可以获得更快的频率提升，突破标准DDR的400MHZ限制。 DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是DDR的核心频率很难突破275MHZ的原因。而DDR2内存均采用FBGA封装形式。不同于目前广泛应用的TSOP封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。 DDR2内存采用1.8V电压，相对于DDR标准的2.5V，降低了不少，从而提供了明显的更小的功耗与更小的发热量，这一点的变化是意义重大的。 双通道内存的搭建 需要INTEL芯片组的支持，内存的CAS延迟、容量需要相同。 不过，INTEL的弹性双通道的出现使双通道的形成条件更加宽松，不同容量的内存甚至都能组建双通道 除了以上所说的区别外，DDR2还引入了三项新的技术，它们是OCD、ODT和Post CAS。 离线驱动调整 OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR Ⅱ通过OCD可以提高信号的完整性。DDR Ⅱ通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 终结电阻器 ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。 提高DDR Ⅱ内存的利用效率 Post CAS：它是为了提高DDR Ⅱ内存的利用效率而设定的。在Post CAS操作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。　采用双通道运行，速度是DDR的2倍。　总的来说，DDR2采用了诸多的新技术，改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决。 编辑本段技术特点 DDR2引入了三项新的技术，它们是OCD、ODT和PostCAS。 OCD（Off-ChipDriver）：也就是所谓的离线驱动调整，DDR2通过OCD可以提高信号的完整性。DDR2通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 ODT：ODT是内建核心的终结电阻器。使用DDRSDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。 PostCAS：它是为了提高DDR2内存的利用效率而设定的。在PostCAS操作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（AdditiveLatency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（AdditiveLatency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。 编辑本段选购策略 找性价比最高的购买 选购DDR2内存还是要买主流频率的产品，不要一味追求高频的内存，在价格相差不大的情况下，购买时不妨考虑高频率，毕竟频率提升，对整体性能发挥还是有一些帮助的。不过前提是主板支持高的外部频率，否则也大材小用了。内存市场的行情瞬间万变，特别是高端的产品，跌价很快，有的高频的内存产品也不像刚上市时贵得离谱了，对于一些真正的发烧友来说，还是值得购买的。 品牌的选择也很重要 现在个人用户正越来越重视内存条的品质，购买散装内存条的用户已越来越少，品牌内存逐渐成为了购买的主流，毕竟其品质、做功、性能和稳定性消费者是有目共睹的，不少还提供长达三年的保修期，终身保固，售后服务更是散装条子难以匹敌的。注意不要把品牌内存与市场上来些所谓的“三星”“现代”内存混淆，那些只是采用三星或HY的芯片而已，条子则是由一些小作坊组装的，质量无法保证。为了和这些劣质产品区分开，原装正品的名字一般都不一样，例如韩国三星电子在中国销售的原装正品内存条，一律叫三星金条。 编辑本段发展历程 DDR2的昨天 DDRⅡ内存能有如此之多的技术革新，归功于研究人员们多年的研究。其实早在1998年JEDEC（电子工程设计发展联合协会）就开始着手研究DDR2技术，2003年就通过了JEDEC规格标准化。在Intel推出915/925芯片组之前，DDR2与DDR400相比，除了在技术性能上更加优秀外，无论是实用性还是性价比都没有优势可言。在大多数FSB为800MHz的Intel Pentium4处理器面前，双通道模式下的DDR400所提供的6.4GB/S的带宽就已经能满足要求，而DDR2上市之初的价格也无法与DDR相抗衡，所以无论从性能需求还是从性价比去考虑，DDR2在上市好一段时间内都是在低市场份额情况下徘徊。 直至2005年年初，新的LGA775 Pentium4仍然使用800MHz前端总线，老迈的DDR400仍然能够满足带宽需求。DDR2在增加内存带宽的同时也增加了内存延迟时间，也就是说每次操作要耗费的时钟周期将会增加。DDR2内存需要4个时钟周期或者5个时钟周期，tRAS也可能会增加到最少8个时钟周期，而高速DDR内存的tRAS可以达到5个时钟周期。因此在800MHz前端总线下，DDR2并没有为系统性能带来多大的提升，只有CPU的前端总线再次提升后，DDR2才能真正发挥出其高带宽上的优势。 此外，Intel 915/925芯片组也同时支持DDR内存，即使未来的CPU前端总线提升至1066MHz或者更高的1200MHz，对于一些高规格的DDR566、DDR600仍能满足带宽的要求。因此在DDR2取代DDR的过渡期中，DDR还是能表现出较旺盛的生命力。 DDR2的今天 尽管高频率的DDR566、DDR600可以满足Intel 915/925平台的需要（1066MHz），但是高规格的DDR良品率与成本并不容易控制，在对性价比非常敏感的中国市场，高规格的DDR注定是难成气候。在915/925平台上，追逐性价比的大多数用户会更加看好DDR2内存。 最新的945/955X已经正式放弃了对DDR内存的支持，内存规格上也提升到双通道DDR2-667的水准，Intel的这一做法无疑是向DDR宣判死刑。如果说915/925时期还是DDR2与DDR的共存过渡期，那么945/955则是DDR2全面取代DDR的全盛时代。 主板 HYPERLINK "http://baike.baidu.com/view/15282.htm" \t "_blank" 芯片组的新兴势力nⅥDIA也推出了支持DDR2-667内存的nForce4 SLI Intel Edition，其他芯片组厂商当然也是跟风一片。就连比较顽固的AMD也都决定在其下一代Athlon64/Opteron处理器上将整合DDR2-667内存控制器，这标志着DDR2-667将取代现有的DDR2-533成为新的标准。尽管DR2在延迟时间长还是存在不足，但凭着高频率的优势，DDR2-667系统的实际效能将明显超越DDR体系。内存厂商对DDR-2也表现出了乐观的态度。 现在，DDR2内存规格有DDR2-400、DDR2-533、DDR2-667、DDR2-800四种型号。在内存容量上，DDR2与DDR一样，同样拥有多种规格，常见的规格有256MB至2GB不等。 目前DDR2上主流的是DDR2-800。DDR2正逐渐被DDR3取代。 展望未来，DDR2的下一代接班人 出于兼容性的考虑，DDR2标准在制定之初似乎显得有些缩手缩脚，这也直接导致其各方面表现比起DDR没有长足进步。新一代的DDR3采用了ODT（核心整合终结器）技术以及用于优化性能的EMRS技术，同时也允许输入时钟异步。在针脚定义方面，DDR3表现出很强的独立性，甚至敢于彻底抛弃TSOPⅡ与mBGA封装形式，采用更为先进的FBGA封装。DDR3内存用了0.08微米制造工艺制造，将工作在1.5V的电压下。 从长远趋势来看，拥有单芯片位宽以及频率和功耗优势的DDR3是令人鼓舞的。 目前，DDR3正逐步加速取代DDR2，DDR3已成为目前装机的主流和标配。 编辑本段性能分析及展望 DDR2 SDRAM一出现就迅速得到服务器、工作站和个人计算机OEM厂商的广泛支持，DDR2存储器具有高数据速率、低功耗以及高密度特点，这些特点也适合当前数字消费电子产品的应用需求，如机顶盒和数码相机等。本文对比分析了DDR2相对传统存储器的性能特点，并介绍了DDR2在数字消费电子产品上的应用机会。 DRAM市场的特点是技术不断提高而需求也持续增长，DDR2 SDRAM一出现就迅速得到服务器、工作站和个人计算机OEM厂商的广泛支持。对这些应用来说，DDR2 SDRAM是一个理所当然的选择，因为它的速度和带宽比DDR SDRAM高很多，DDR2的1.8V工作电压使得它可以比其上一代产品功耗整整低50%。 但是，DDR2的优势决不仅局限于这些应用，DDR2的高密度、高功效和改善的热特性为台式电脑、本电脑和小外形消费电子产品带来了巨大优势。这些优势的利用将依赖于封装和模块技术的不断发展，特别是在消费电子产品领域。这个新兴的市场代表着DRAM工业一个新的前沿应用，它将为那些愿意接受挑战以满足新要求的商家带来大量机会。 加速向DDR2转换 服务器、工作站和个人计算机等传统DRAM市场正在快速向DDR2转换。英特尔公司已经宣布其未来的所有芯片组将支持DDR2，其它的主要芯片组供应商看起来也将步英特尔的后尘。今春英特尔开发商论坛和存储器生产商论坛所开展的活动使那些希望向DDR2加速转变的人受到鼓舞，DRAM市场上的大部分主要供应商目前提供经过英特尔验证的DDR2产品。半导体生产设备从8英寸到12英寸晶圆工艺的转变有助于提高产品良率，进而提高DRAM的产量。对于1Gb DRAM器件来说，在单一芯片上既支持DDR1又支持DDR2架构的电路技术很关键，它使得向DDR2的转换更加容易。 DDR2 SDRAM的优势 DDR2 SDRAM目前的数据传输速率最高为533Mbps，这是DDR266的两倍。除了在原始带宽方面的一些提高外，它还提高了系统的性能和功效，并方便系统设计。这些改进可以分成以下四大类： 4位预取架构 采用DDR2的4位预取（Prefetch）架构，DDR2 SDRAM作为外部总线每个时钟从存储器单元阵列读/写的数据量是原来的四倍，而且其工作频率比内部总线频率快四倍。DDR2 SDRAM、DDR SDRAM 和SDR SDRAM与工作频率为100MHz的DRAM之间的比较结果如下图所示。 片上端接 DDR2的其它特性为主板设计工程师带来了好处，例如利用DDR2的片上端接（ODT）来简化DQ总线设计。在DDR2 SDRAM中，端接寄存器（termination register）就实现在该DRAM芯片之中，而不是安装在主板上（见下图）。DRAM控制器可以为每个信号设定端接寄存器的开或关，这些信号包括数据I/O 、差分数据选通信号和写数据屏蔽。利用ODT就不需要Vtt发生器或Rtt电阻，而且能降低多重反射，提高信号完整性并增加时序裕量。 片外驱动器（OCD）校准 OCD校准改进了DDR2 SDRAM的信号完整性。其做法是：设定该I/O驱动器的电阻来调整该电压，补偿上拉/下拉电阻；通过将DQ-DQS偏移降到最低来改进信号完整性；控制过冲和下冲来改进信号质量；通过I/O驱动器电压校准可以修正不同DRAM供应商之间的工艺差异。前置CAS和附加延迟 在一个前置CAS操作中，一个CAS信号（读/写命令）可以在RAS信号输入之后成为下一个时钟的输入。该CAS指令可以在DRAM一侧保持，并在附加的延迟（0、1、2、3和4）之后执行。这样简化了控制器设计，因为它可以避免指令总线上的冲突。而且，采用一个简单的指令序列还可以提高指令和数据总线的效率。由于在读/写指令之间不存在“气泡”（bubble）或空隙周期，因此实际的存储器带宽也得到提高。最后一点，DDR2采用细间距球栅阵列(FBGA）封装可以减小系统尺寸，并提高信号完整性。这种技术的一个变体是新型的堆叠式FBGA(sFBGA），它增加了各模块之间的空气流动空间从而提高了热性能和可靠性。这类符合行业标准、兼容JEDEC的创新是优化DDR2优势的关键。 存储器模块 对那些已经充分准备转向DDR2的开发商来说，用于服务器平台的1GB和512MB DDR2带寄存器的双列直插式内存模块（registered DIMM）已经可以批量提供，2GB的DDR2 带寄存器的DIMM已可以提供样品。这些2GB的模块将使服务器产品的密度有很大提高，同时可以实现高达每秒4.3GB的数据传输率。　全缓冲的DIMM(FB DIMM）也在开发之中，它可以适应新的更高速总线技术要求，如PCI Express。FB DIMM对服务器市场将非常重要，因为服务器需要高带宽和高密度。尽管DDR2明显增加了速度和带宽，但在主板上安放带寄存器的DIMM的数量还是有限度的，否则就会使核心逻辑芯片组过载。通过给该DIMM加缓冲器的方式，该芯片组可以连到第一个DIMM，第一个DIMM再连接到第二个DIMM，然后第三个...，同时缓冲器把信号传送到下一个DIMM。每个总线被分段，因而更多的DIMM可以加到主板上，芯片组的负载也降到最低。用于服务器的FB DIMM模块估计在2005年后期上市。 对系统性能的影响 除了存储器架构外，采用DDR2的系统还将采用该新存储器架构要求的先进内核逻辑技术。例如，英特尔用在台式电脑上的DDR2有四个接口：到CPU的前端总线（FSB）接口，到GPU的图形总线接口，外设I/O总线和主存储器总线。为使系统性能最优化，FSB、图形总线和主存储器总线应该各自工作在大致相当的带宽上。在这里，处理器的FSB传输数据率为800MHz×8B=6.4GBps；采用PCI-Express技术的图形总线（×16）的传输数据率为8GBps；具有一个双通道的DDR2 DIMM（533MHz×8B×2通道）传输数据率为8.5GBps。这三个接口相对平衡，没有一个接口会明显地成为其它接口的瓶颈。 向移动应用发展 随着1GB的DDR2小外形双列直插存储器模块（SO-DIMM）即将问世，笔记本电脑也将利用到DDR2的低功率、高密度、高性能和小形状因子等优势。由于因特网的发展和无线通信性能的提升，蜂窝手机和PDA等其它移动应用也逐渐开始处理更大量的数据、声音和视频流，这些应用未来也可能应用到DDR2器件来实现性能的提升。 目前这个市场上的DRAM产品均基于SDR和DDR器件架构，并提供移动RAM特定功能，如：部分阵列自刷新，即只刷新一部分特定的存储器单元阵列以降低自刷新电流；温度补偿自刷新，即通过调整刷新频率来适应温度的变化，从而可以起到降低自刷新电流的类似作用；深度功率下降（Deep Power Down），即切断内部电压以实现最低功耗。 提供多种封装和容量的DRAM 随着DRAM的密度、速度和功效的继续改进，需要DRAM来处理日益复杂功能的消费产品也会有相应的增加，灵活性和多样性是这类应用的关键。一种规格适合所有应用的策略在传统计算系统领域得到很好应用，但以消费者为中心的数码照相机、数字电视机、硬盘录像机和个人视频录像机等产品需要有一些新的改变。 消费电子产品市场将可能坐上向DDR2转变的末班车，DRAM供应商已经在探索开发这些市场的途径。根据消费产品市场特点，很显然有必要提供各种各样的封装选择，如TSOP、FBGA和LQFP。适合在客户自己的多芯片封装（MCP）或系统级封装（SiP）设计上实现的“裸片”产品是一种重要的设计考虑。在新兴市场上能提供各种密度的产品也是非常重要的，例如64Mb、128Mb和256Mb，并且有16位和32位两种结构。 多样化需求 消费应用的需要具有多样化考虑，以汽车导航系统为例，这些系统不仅需要宽带数据传输能力，而且还必须在很宽的环境温度下工作。这需要存储器的工作范围为-40到85°C，而标准DRAM的工作范围为0到70°C。而数字广播、机顶盒和数字电视全是宽带应用，常规的DDR SDRAM器件可以达到3.2GBps的数据传输率，因而能满足标准清晰度数字电视和高清数字电视的需求。 类似DVD/HD录像机这样的消费产品正在从根本上改变家庭电视机的作用。这些产品可以获益于DDR2的更高存储器容量和速度。DDR和DDR2技术的正确应用将有助于这个市场的成长，而且DRAM市场有能力轻松地适应这些应用不断发展的需求。 图像质量的改善和微型化推动了数字摄像机的发展。数字摄像机中的视频处理可以用×32位I/O SDRAM或DDR SDRAM来优化，这是“裸片”设计用在客户自己的SiP的另一个重要领域。 数字机顶盒应用 在世界范围内，向数字电视的转变比预期的要慢，因为许多消费者仍然不愿意匆忙地去买一个数字调谐器和监视器。机顶盒是一个可行的替代选择，而机顶盒应用将是DRAM的另一个成长领域。 提供先进图形技术 最后一点，提供接近电影图像质量的先进图形技术也许是DRAM发挥其优越性能的另一个领域。由于因特网的持续发展和通信线路的性能提高，数字消费电子产品开始处理更大量的数据和声音。这些环境增加了对超快、高容量DRAM的需求，如DDR2、RDRAM和XDR。 编辑本段DDR2采用的新技术 除了以上所说的区别外，DDR2还引入了三项新的技术，它们是OCD、ODT和Post CAS。 OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR Ⅱ通过OCD可以提高信号的完整性。DDR Ⅱ通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自已的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。 Post CAS：它是为了提高DDR Ⅱ内存的利用效率而设定的。在Post CAS操作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。 总的来说，DDR2采用了诸多的新技术，改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决。[2] 编辑本段DDR2时钟线走线规则 时钟线包括　MEM_CLKOUT#0、MEM_CLKOUT0、MEM_CLKOUT#1、MEM_CLKOUT1，MEM_CLKOUT#2、MEM_CLKOUT2；　MEM_CLKOUT#3、MEM_CLKOUT3、MEM_CLKOUT#4、MEM_CLKOUT4、MEM_CLKOUT#5、MEM_CLKOUT5。　DDR2时钟线走线规则　分线对与对之间的间距为20mil min；　DDR时钟线对其他线的间距为20mil min；　北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。再出来线宽6.5mil，差分线对[3]内两根线的间距为5mils，蛇形线间距为20mils；　DDR2时钟线走线长度约束规则　差分线对内两根线±10mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；　所有线长在2850mils和6500mils间　阻抗控制：　70Ω±10%(差分线) SDRAM 求助编辑百科名片 HYPERLINK "http://baike.baidu.com/picview/18583/18583/0/b6045da9c9cf50c31f17a20e.html" \o "查看图片" \t "_blank"    SDRAM同步动态随机存储器 SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器，同步是指 Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。 目录 演变 结构、时序与性能的关系 规格 1. 芯片和模块 2. 记忆芯片 3. 芯片模块 SDRAM取址和容量定义 芯片引脚介绍 当今主流 SDRAM的工作原理 展开 演变 结构、时序与性能的关系 规格 1. 芯片和模块 2. 记忆芯片 3. 芯片模块 公式 SDRAM取址和容量定义 芯片引脚介绍 当今主流 SDRAM的工作原理 展开 编辑本段演变 SDRAM从发展到现在已经经历了四代，分别是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM.(显卡上的DDR已经发展到DDR5) 第一代SDRAM采用单端（Single-Ended）时钟信号,第二代、第三代与第四代由于工作频率比较快，所以采用可降低干扰的差分时钟信号作为同步时钟。 SDR SDRAM的时钟频率就是数据存储的频率，第一代内存用时钟频率命名，如pc100，pc133则表明时钟信号为100或133MHz，数据读写速率也为100或133MHz。 之后的第二，三，四代DDR（Double Data Rate）内存则采用数据读写速率作为命名标准，并且在前面加上表示其DDR代数的符号，PC-即DDR，PC2=DDR2，PC3=DDR3。如PC2700是DDR333，其工作频率是333/2=166MHz，2700表示带宽为2.7G。 DDR的读写频率从DDR200到DDR400，DDR2从DDR2-400到DDR2-800，DDR3从DDR3-800到DDR3-1600。 很多人将SDRAM错误的理解为第一代也就是 SDR SDRAM，并且作为名词解释，皆属误导。 SDR不等于SDRAM。 Pin:模组或芯片与外部电路电路连接用的金属引脚，而模组的pin就是常说的“金手指”。 SIMM：Single In-line Memory Module,单列内存模组。内存模组就是我们常说的内存条，所谓单列是指模组电路板与主板插槽的接口只有一列引脚（虽然两侧都有金手指）。 DIMM：Double In-line Memory Module，双列内存模组。是我们常见的模组类型，所谓双列是指模组电路板与主板插槽的接口有两列引脚，模组电路板两侧的金手指对应一列引脚。 RIMM：registered DIMM，带寄存器的双线内存模块，这种内存槽只能插DDR或Rambus内存。 SO-DIMM:笔记本常用的内存模组。 工作电压： SDR：3.3V DDR：2.5V DDR2：1.8V DDR3：1.5V SDRAM内存条的金手指通常是168线，而DDR SDRAM内存条的金手指通常是184线的。 几代产品金手指的缺口数及缺口位置也不同有效防止反插与错插，SDRAM有两个缺口，DDR只有一个缺口。 编辑本段结构、时序与性能的关系 一、影响性能的主要时序参数 所谓的影响性能是并不是指SDRAM的带宽，频率与位宽固定后，带宽也就不可更改了。但这是理想的情况，在内存的工作周期内，不可能总处于数据传输的状态，因为要有命令、寻址等必要的过程。但这些操作占用的时间越短，内存工作的效率越高，性能也就越好。 非数据传输时间的主要组成部分就是各种延迟与潜伏期。通过上文的讲述，大家应该很明显看出有三个参数对内存的性能影响至关重要，它们是tRCD、CL和tRP。每条正规的内存模组都会在标识上注明这三个参数值，可见它们对性能的敏感性。 以内存最主要的操作——读取为例。tRCD决定了行寻址（有效）至列寻址（读/写命令）之间的间隔，CL决定了列寻址到数据进行真正被读取所花费的时间，tRP则决定了相同L-Bank中不同工作行转换的速度。现在可以想象一下读取时可能遇到的几种情况（分析写入操作时不用考虑CL即可）： 1．要寻址的行与L-Bank是空闲的。也就是说该L-Bank的所有行是关闭的，此时可直接发送行有效命令，数据读取前的总耗时为tRCD+CL，这种情况我们称之为页命中（PH，Page Hit）。 2．要寻址的行正好是前一个操作的工作行，也就是说要寻址的行已经处于选通有效状态，此时可直接发送列寻址命令，数据读取前的总耗时仅为CL，这就是所谓的背靠背（Back to Back）寻址，我们称之为页快速命中（PFH，Page Fast Hit）或页直接命中（PDH，Page Direct Hit）。 3．要寻址的行所在的L-Bank中已经有一个行处于活动状态（未关闭），这种现象就被称作寻址冲突，此时就必须要进行预充电来关闭工作行，再对新行发送行有效命令。结果，总耗时就是tRP+tRCD+CL，这种情况我们称之为页错失（PM，Page Miss）。 显然，PFH是最理想的寻址情况，PM则是最糟糕的寻址情况。上述三种情况发生的机率各自简称为PHR——PH Rate、PFHR——PFH Rate、PMR——PM Rate。因此，系统设计人员（包括内存与北桥芯片）都尽量想提高PHR与PFHR，同时减少PMR，以达到提高内存工作效率的目的。 二、增加PHR的 显然，这与预充电管理策略有着直接的关系，目前有两种方法来尽量提高PHR。自动预充电技术就是其中之一，它自动的在每次行操作之后进行预充电，从而减少了日后对同一L-Bank不同行寻址时发生冲突的可能性。但是，如果要在当前行工作完成后马上打开同一L-Bank的另一行工作时，仍然存在tRP的延迟。怎么办？ 此时就需要L-Bank交错预充电了。 VIA的4路交错式内存控制就是在一个L-Bank工作时，对下一个要工作的L-Bank进行预充电。这样，预充电与数据的传输交错执行，当访问下一个L-Bank时，tRP已过，就可以直接进入行有效状态了。目前VIA声称可以跨P-Bank进行16路内存交错，并以LRU算法进行预充电管理。 有关L-Bank交错预充电（存取）的具体执行在本刊2001年第2期已有详细介绍，这里就不再重复了。 L-Bank交错自动预充电/读取时序图（可点击放大）：L-Bank 0与L-Bank 3实现了无间隔交错读取，避免了tRP对性能的影响 三、增加PFHR的方法 无论是自动预充电还是交错工作的方法都无法消除tRCD所带来的延迟。要解决这个问题，就要尽量让一个工作行在进行预充电前尽可能多的接收多个工作命令，以达到背靠背的效果，此时就只剩下CL所造成的读取延迟了（写入时没有延迟）。 如何做到这一点呢？这就是北桥芯片的责任了。在上文的时序图中有一个参数tRAS（Active to Precharge Command，行有效至预充电命令间隔周期）。它有一个范围，对于PC133标准，一般是预充电命令至少要在行有效命令5个时钟周期之后发出，最长间隔视芯片而异（基本在120000ns左右），否则工作行的数据将有丢失的危险。那么这也就意味着一个工作行从有效（选通）开始，可以有120000ns的持续工作时间而不用进行预充电。显然，只要北桥芯片不发出预充电（包括允许自动预充电）的命令，行打开的状态就会一直保持。在此期间的对该行的任何读写操作也就不会有tRCD的延迟。可见，如果北桥芯片在能同时打开的行（页）越多，那么PFHR也就越大。需要强调的是，这里的同时打开不是指对多行同时寻址（那是不可能的），而是指多行同时处于选通状态。我们可以看到一些SDRAM芯片组的资料中会指出可以同时打开多少个页的指标，这可以说是决定其内存性能的一个重要因素。 Intel 845芯片组MCH的资料：其中表明它可以支持24个页面同时处于打开状态 但是，可同时打开的页数也是有限制的。从SDRAM的寻址原理讲，同一L-Bank中不可能有两个打开的行（S-AMP只能为一行服务），这就限制了可同时打开的页面总数。以SDRAM有4个L-Bank，北桥最多支持8个P-Bank为例，理论上最多只能有32个页面能同时处于打开的状态。而如果只有一个P-Bank，那么就只剩下4个页面，因为有几个L-Bank才能有同时打开几个行而互不干扰。Intel 845的MHC虽然可以支持24个打开的页面，那也是指6个P-Bank的情况下（845MCH只支持6个P-Bank）。可见845已经将同时打开页数发挥到了极致。 不过，同时打开页数多了，也对存取策略提出了一定的要求。理论上，要尽量多地使用已打开的页来保证最短的延迟周期，只有在数据不存在（读取时）或页存满了（写入时）再考虑打开新的指定页，这也就是变向的连续读/写。而打开新页时就必须要关闭一个打开的页，如果此时打开的页面已是北桥所支持的最大值但还不到理论极限的话，就需要一个替换策略，一般都是用LRU算法来进行，这与VIA的交错控制大同小异。 编辑本段规格 芯片和模块 标准名称 内存时脉 周期 I/O 总线时脉 数据速率 传输方式 模组名称 极限传输率 DDR-200 100 MHz 10 ns 100 MHz 200 Million 并列传输 PC-1600 1600 MB/s DDR-266 133 MHz 7.5 ns 133 MHz 266 Million 并列传输 PC-2100 2100 MB/s DDR-333 166 MHz 6 ns 166 MHz 333 Million 并列传输 PC-2700 2700 MB/s DDR-400 200 MHz 5 ns 200 MHz 400 Million 并列传输 PC-3200 3200 MB/s 记忆芯片 DDR-200：DDR-SDRAM 记忆芯片在 100MHz 下运行 DDR-266：DDR-SDRAM 记忆芯片在 133MHz 下运行 DDR-333：DDR-SDRAM 记忆芯片在 166MHz 下运行 DDR-400：DDR-SDRAM 记忆芯片在 200MHz 下运行（JEDEC制定的DDR最高规格） DDR-500：DDR-SDRAM 记忆芯片在 250MHz 下运行（非JEDEC制定的DDR规格） DDR-600：DDR-SDRAM 记忆芯片在 300MHz 下运行（非JEDEC制定的DDR规格） DDR-700：DDR-SDRAM 记忆芯片在 350MHz 下运行（非JEDEC制定的DDR规格） 芯片模块 PC-1600内存模块指工作在 100MHz 下的DDR-200内存芯片，其拥有 1.600GB/s 的带宽 PC-2100内存模块指工作在 133MHz 下的DDR-266内存芯片，其拥有 2.133GB/s 的带宽 PC-2700内存模块指工作在 166MHz 下的DDR-333内存芯片，其拥有 2.667GB/s 的带宽 PC-3200内存模块指工作在 200MHz 下的DDR-400内存芯片，其拥有 3.200GB/s 的带宽 编辑本段公式 利用下列公式，就可以计算出DDR SDRAM时脉。 DDR I/II内存运作时脉：实际时脉*2。（由于两边数据同时传输，200MHz内存的时脉会以400MHz运作。） 内存带宽=内存速度*内存位宽 标准公式：内存除频系数=时脉/200→*速算法：外频*（除频频率/同步频率） （使用此公式将会导致4%的误差） 编辑本段SDRAM取址和容量定义 （1）bank块地址---定位逻辑块 （2）行地址和列地址---定位存储单元 （3）容量定义：地址数*位宽*Bank（存储块） 编辑本段芯片引脚介绍 SDRAM在读写数据时重点注意以下信号： （1）CLK：时钟信号，为输入信号。SDRAM所有输入信号的逻辑状态都需要通过CLK的上升沿采样确定。 （2）CKE：时钟使能信号，为输入信号，高电平有效。CKE信号的用途有两个：一、关闭时钟以进入省电模式；二、进入自刷新状态。CKE无效时，SDRAM内部所有与输入相关的功能模块停止工作。 （3）CS#：片选信号，为输入信号，低电平有效。只有当片选信号有效后，SDRAM才能识别控制器发送来的命令。设计时注意上拉。 （4）RAS#：行地址选通信号，为输入信号，低电平有效。 （5）CAS#：列地址选通信号，为输入信号，低电平有效。 （6）WE#：写使能信号，为输入信号，低电平有效。 当然还包括bank[…]地址信号，这个需要根据不同的型号来确定，同样为输入信号；地址信号A[…]，为输入信号；数据信号DQ[…]，为输入/输出双向信号；数据掩码信号DQM，为输入输出双向信号，方向与数据流方向一致，高电平有效。当其有效时，数据总线上出现的对应数据字节被接收端屏蔽。 编辑本段当今主流 DDR3内存。它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM（四倍资料率同步动态随机存取内存）的后继者（增加至八倍），也是现时流行的内存产品。 DDR3 SDRAM为了更省电、传输效率更快，使用了SSTL 15的I/O接口，运作I/O电压是1.5V，采用CSP、FBGA封装方式包装，除了延续DDR2 SDRAM的ODT、OCD、Posted CAS、AL控制方式外，另外新增了更为精进进的CWD、Reset、ZQ、SRT、PASR功能。 CWD是作为写入延迟之用，Reset提供了超省电功能的命令，可以让DDR3 SDRAM内存颗粒电路停止运作、进入超省电待命模式，ZQ则是一个新增的终端电阻校准功能，新增这个线路脚位提供了ODCE（On Die Calibration Engline）用来校准ODT（On Die Termination）内部中断电阻，新增了SRT（Self-Reflash Temperature）可编程化温度控制内存时脉功能，SRT的加入让内存颗粒在温度、时脉和电源管理上进行优化，可以说在内存内，就做了电源管理的功能，同时让内存颗粒的稳定度也大为提升，确保内存颗粒不致于工作时脉过高导致烧毁的状况，同时DDR3 SDRAM还加入PASR（Partial Array Self-Refresh）局部Bank刷新的功能，可以说针对整个内存Bank做更有效的资料读写以达到省电功效。 编辑本段SDRAM的工作原理 SDRAM[1]之所以成为DRARM就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是DRAM最重要的操作。那么要隔多长时间重复一次刷新，目前公认的标准是，存储体中电容的数据有效保存期上限是64ms（毫秒，1/1000秒），也就是说每一行刷新的循环周期是64ms。这样刷新速度就是：行数量/64ms。我们在看内存规格时，经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个Bank的行数。刷新命令一次对一行有效，发送间隔也是随总行数而变化，4096行时为15.625μs（微秒，1/1000毫秒），8192行时就为7.8125μs。HY57V561620为8192 refresh cycles / 64ms。 SDRAM是多Bank结构，例如在一个具有两个Bank的SDRAM的模组中，其中一个Bank在进行预充电期间，另一个Bank却马上可以被读取，这样当进行一次读取后，又马上去读取已经预充电Bank的数据时，就无需等待而是可以直接读取了，这也就大大提高了存储器的访问速度。 为了实现这个功能，SDRAM需要增加对多个Bank的管理，实现控制其中的Bank进行预充电。在一个具有2个以上Bank的SDRAM中，一般会多一根叫做BAn的引脚，用来实现在多个Bank之间的选择。 SDRAM具有多种工作模式，内部操作是一个复杂的状态机。SDRAM器件的引脚分为以下几类。 （1）控制信号：包括片选、时钟、时钟使能、行列地址选择、读写有效及数据有效。 （2）地址信号：时分复用引脚，根据行列地址选择引脚，控制输入的地址为行地址或列地址。。 （3）数据信号：双向引脚，受数据有效控制。 SDRAM的所有操作都同步于时钟。根据时钟上升沿控制管脚和地址输入的状态，可以产生多种输入命令。 模式寄存器设置命令。 激活命令。 预充命令。 读命令。 写命令。 带预充的读命令。 带预充的写命令。 自动刷新命令。 自我刷新命令。 突发停命令。 空操作命令。 根据输入命令，SDRAM状态在内部状态间转移。内部状态包括模式寄存器设置状态、激活状态、预充状态、写状态、读状态、预充读状态、预充写状态、自动刷新状态及自我刷新状态。 SDRAM支持的操作命令有初始化配置、预充电、行激活、读操作、写操作、自动刷新、自刷新等。所有的操作命令通过控制线CS#、RAS#、CAS#、WE#和地址线、体选地址BA输入。 1、行激活 行激活命令选择处于空闲状态存储体的任意一个行，使之进入准备读/写状态。从体激活到允许输入读/写命令的间隔时钟节拍数取决于内部特征延时和时钟频率。HY57V561620内部有4个体，为了减少器件门数，4个体之间的部分电路是公用的，因此它们不能同时被激活，而且从一个体的激活过渡到另一个体的激活也必须保证有一定的时间间隔。 2、预充电 预充电命令用于对已激活的行进行预充电即结束活动状态。预充电命令可以作用于单个体，也可以同时作用于所有体（通过所有体预充电命令）。对于猝发写操作必须保证在写入预充电命令前写操作已经完成，并使用DQM禁止继续写入数据。预充电结束后回到空闲状态，也可以再次被激活，此时也可以输入进入低功耗、自动刷新、自刷新和模式设置等操作命令。 预充电中重写的操作与刷新操作一样，只不过预充电不是定期的，而只是在读操作以后执行的。因为读取操作会破坏内存中的电荷。因此，内存不但要每64ms刷新一次，而且每次读操作之后还要刷新一次。 3、自动预充电 如果在猝发读或猝发写命令中，A10/AP位置为“1”，在读写操作完成后自动附加一个预充电动作。操作行结束活动状态，但在内部状态机回到空闲态之前不能给器件发送新的操作命令。 4、猝发读 猝发读命令允许某个体中的一行被激活后，连续读出若干个数据。第一个数据在经过指定的CAS延时节拍后呈现在数据线上，以后每个时钟节拍都会读出一个新的数据。猝发读操作可以被同体或不同体的新的猝发读/写命令或同一体的预充电命令及猝发停止命令中止。 5、猝发写 猝发写命令与猝发读命令类似，允许某个体中的一行被激活后，连续写入若干个数据。第一个写数据与猝发写命令同时在数据线上给出，以后每个时钟节拍给出一个新的数据，输入缓冲在猝发数据量满足要求后停止接受数据。猝发写操作可以被猝发读/写命令或DQM数据输入屏蔽命令和预充电命令或猝发停止命令中止。 6、自动刷新 由于动态存储器 HYPERLINK "http://baike.baidu.com/view/1223079.htm" \t "_blank" 存储单元存在漏电现象，为了保持每个存储单元数据的正确性，HY57V561620必须保证在64ms内对所有的存储单元刷新一遍。一个自动刷新周期只能刷新存储单元的一个行，每次刷新操作后内部刷新地址计数器自动加“1”。只有在所有体都空闲（因为4个体的对应行同时刷新）并且未处于低功耗模式时才能启动自动刷新操作，刷新操作执行期间只能输入空操作，刷新操作执行完毕后所有体都进入空闲状态。该器件可以每间隔7.8μs执行一次自动刷新命令，也可以在64ms内的某个时间段对所有单元集中刷新一遍。 7、自刷新 自刷新是动态存储器的另一种刷新方式，通常用于在低功耗模式下保持SDRAM的数据。在自刷新方式下，SDRAM禁止所有的内部时钟和输入缓冲（CKE除外）。为了降低功耗，刷新地址和刷新时间全部由器件内部产生。一旦进入自刷新方式只有通过CKE变低才能激活，其他的任何输入都将不起作用。给出退出自刷新方式命令后必须保持一定节拍的空操作输入，以保证器件完成从自刷新方式的退出。如果在正常工作期间采用集中式自动刷新方式，则在退出自刷新模式后必须进行一遍（对于HY57V561620来说，8192个）集中的自动刷新操作。 8、时钟和时钟屏蔽 时钟信号是所有操作的同步信号，上升沿有效。时钟屏蔽信号CKE决定是否把时钟输入施加到内部电路。在读写操作期间，CKE变低后的下一个节拍冻结输出状态和猝发地址，直到CKE变高为止。在所有的体都处于空闲状态时，CKE变低后的下一个节拍SDRAM进入低功耗模式并一直保持到CKE变高为止。 9、DQM操作 DQM用于屏蔽输入输出操作，对于输出相当于开门信号，对于输入禁止把总线上的数据写入存储单元。对读操作DQM延迟2个时钟周期开始起作用，对写操作则是当拍有效。 参考资料 · 1．   HYPERLINK "http://www