精简指令集cpu毕业设计

精简指令集cpu毕业设计 1 引言 CPU从最初发展至今已经有二十多年的历史了，这期间，按照其处理信息的字长，CPU可以分为:四位微处理器、八位微处理器、十六位微处理器、三十二位微处理器以及六十四位微处理器等等。如今，我们常见的知道的CPU基本上都是intel或amd的，但是除了Intel或AMD的CPU，你可能还听说过的其它一些CPU，如HP的PA-RISC,IBM的Power4和Sun的UltraSparc等，只是它们并不是我们个人计算机上通常使用的CPU，而是精简指令集运算(RISC)处理器。 我们的个人电脑上用的CPU都是复杂指令集(CISC，“Complex Instruction Set Computer”的缩写)CPU，采用复杂指令系统的计算机有着较强的处理高级语言的能力，这对提高计算机的性能是有益的。 当计算机的设计沿着这条道路发展时，有些人没有随波逐流，他们回过头去看一看过去走过的道路，开始怀疑这种传统的做法:IBM公司设在纽约Yorktown的JhomasI•Wason研究中心于1975年组织力量研究指令系统的合理性问题，因为当时已感到，日趋庞杂的指令系统不但不易实现，而且还可能降低系统性能。1979年以帕特逊教授为首的一批科学家也开始在美国加册大学伯克莱分校开展这一研究。结果表明，CISC存在许多缺点。首先，在这种计算机中，各种指令的使用率相差悬殊:一个典型程序的运算过程所使用的80,指令，只占一个处理器指令系统的20,，事实上最频繁使用的指令是取、存和加这些最简单的指令，这样—来，长期致力于复杂指令系统的设计，实际上是在设计一种难得在实践中用得上的指令系统的处理器;同时，复杂的指令系统必然带来结构的复杂性，这不但增加了设计的时间与成本还容易造成设计失误。此外，尽管VLSI(超大规模集成电路Very Large Scale Integrated circuites)技术现在已达到很高的水平，但也很难把CISC的全部硬件做在一个芯片上，这也妨碍单片计算机的发展。在CISC中，许多复杂指令需要极复杂的操作，这类指令多数是某种高级语言的直接翻版，因而通用性差。由于采用二级的微码执行方式，它也降低那些被频繁调用的简单指令系统的运行速度。因而，针对CISC的这些弊病，帕特逊等人提出了精简指令的设想，即指令系统应当只包含那些使用频率很高的少量指令，并提 供一些必要的指令以支持操作系统和高级语言。这样，RISC产生并发展了起来。 RISC是英文“Reduced Instruction Set Computings”的缩写，中文意思是“精简指令集”。相对于CISC型CPU，RISC型CPU不仅精简了指令系统，还采用了一种叫做“超标量和超流水线结构”，大大增加了并行处理能力(并行处理是指一台服务器有多个CPU同时处理，并行处理能够大大提升服务器的数据处理能力，部门级、企业级的服务器应支持CPU并行处理技术)。也就是说，在同等频率下，采用RISC架构的CPU比CISC架构的CPU性能高很多，这是由CPU的技术特征决定的。目前，RISC的应用范围很广泛，大到各种超级计算机、工作站、服务器，小到各类嵌入式设备、家用游戏机、消费电子产品、工业控制计算机，都可以看到RISC的身影。目前常见使用RISC的处理器包括DEC Alpha、ARC、ARM、MIPS、PowerPC、SPARC和SuperH等。 图1.1 IBM的PowerPC 405 综合而言，RISC和CISC的区别如下，应该根据不同的用途和要求选择设计使用: (1) 指令系统:RISC 设计者把主要精力放在那些经常使用的指令上，尽量使它们具有简单高效的特色。对不常用的功能，常通过组合指令来完成。因此，在RISC 机器上实现特殊功能时，效率可能较低。但可以利用流水技术和超标量技术加以改进和弥补。而CISC 计算机的指令系统比较丰富，有专用指令来完成特定的功能。因此，处理特殊任务效率较高。 (2) 存储器操作:RISC 对存储器操作有限制，使控制简单化;而CISC 机器的存储器操作指令多，操作直接。 (3) 程序:RISC 汇编语言程序一般需要较大的内存空间，实现特殊功能时程序复杂，不易设计;而CISC 汇编语言程序编程相对简单，科学计算及复杂操作的程序社设计相对容易，效率较高。 (4) 中断:RISC 机器在一条指令执行的适当地方可以响应中断;而CISC 机器是在一条指令执行结束后响应中断。 (5) CPU:RISC CPU 包含有较少的单元电路，因而面积小、功耗低;而CISC CPU 包含有丰富的电路单元，因而功能强、面积大、功耗大。 设计周期:RISC 微处理器结构简单，布局紧凑，设计周期短，(6) 且易于采用最新技术;CISC 微处理器结构复杂，设计周期长。 (7) 用户使用:RISC 微处理器结构简单，指令规整，性能容易把握，易学易用;CISC微处理器结构复杂，功能强大，实现特殊功能容易。 (8) 应用范围:由于RISC 指令系统的确定与特定的应用领域有关，故RISC 机器更适合于专用机;而CISC 机器则更适合于通用机。 本毕业设计将对RISC-CPU的架构进行探讨，介绍如何设计RISC-CPU，并以一个8位的能够实现加、减、跳转等简单指令的精简指令集的cpu为实例加以说明。设计将使用VHDL语言，EDA工具使用Altera公司自行设计的第四代PLD开发软件Quartus?，采用FPGA的方式实现。 2 标题未定 2.1 cpu的两种架构 设计RISC-CPU，首先要考虑架构。 计算机体系结构可分为两种类型，冯?诺依曼结构和哈佛结构。大多数CPU采用冯?诺依曼结构。 (1)冯?诺依曼结构又称作普林斯顿体系结构(Princetionarchitecture)。 1945年，冯?诺依曼首先提出了“存储程序”的概念和二进制原理，后来，人们把利用这种概念和原理设计的电子计算机系统统称为“冯.诺曼型结构”计算机。冯.诺曼结构的处理器使用同一个存储器，经由同一个总线传输。 冯.诺曼结构处理器具有以下几个特点: 必须有一个存储器; 必须有一个控制器; 必须有一个运算器，用于完成算术运算和逻辑运算; 必须有输入和输出设备，用于进行人机通信。 图2.1 冯?诺依曼结构图示 冯?诺依曼的主要贡献就是提出并实现了“存储程序”的概念。由于指令和数据都是二进制码，指令和操作数的地址又密切相关，因此，当初选择这种结构是自然的。但是，这种指令和数据共享同一总线的结构，使得信息流的传输成为限制计算机性能的瓶颈，影响了数据处理速度的提高。 在典型情况下，完成一条指令需要3个步骤，即:取指令、指令译码和执行指令。从指令流的定时关系也可看出冯?诺依曼结构与哈佛结构处理方式的差别。举一个最简单的对存储器进行读写操作的指令，指令1至指令3均为存、取数指令，对冯.诺曼结构处理器，由于取指令和存取数据要从同一个存储空间存取，经由同一总线传输，因而它们无法重叠执行，只有一个完成后再进行下一个。 (2)哈佛结构是一种将程序指令存储和数据存储分开的存储器结构。中央处理器首先到程序指令存储器中读取程序指令内容，解码后得到数据地址，再到相应的数据存储器中读取数据，并进行下一步的操作(通常是执行)。程序指令存储和数据存储分开，可以使指令和数据有不同的数据宽度，如Microchip公司的PIC16芯片的程序指令是14位宽度，而数据是8位宽度。 图2.2 哈佛结构图示 哈佛结构的微处理器通常具有较高的执行效率。其程序指令和数据指令分开组织和存储的，执行时可以预先读取下一条指令。实际上，哈佛结构是以面积的增加为代价来换取速度的提高。 目前使用哈佛结构的中央处理器和微控制器有很多，除了上面提到的Microchip公司的PIC系列芯片，还有摩托罗拉公司的MC68系列、Zilog公司的Z8系列、ATMEL公司的AVR系列和ARM公司的ARM9、ARM10和ARM11。 2.2 risc和cisc 在早期的计算机业界，编译器技术尚未出现，程序是以机器语言或汇编语言 完成的。为了便于编写程序，计算机架构师设计出越来越复杂的指令，可以直接对应高级程序语言的高级功能。当时的看法是硬件比编译器更容易设计，所以结构的复杂性在硬件这端。 加速这种复杂化的另一因素是缺乏大容量的内部存储器。在内部存储器容量受限的应用中，具有极高讯息密度的程序更加实用。当时内部存储器中的每一字节都很宝贵，例如只有几千个字节来储存某个完整系统。它使产业界倾向于高度编码的指令、长度不等的指令、多操作数的指令，以及把数据的搬移与计算合并在一起的指令。在当时看来，相对于使指令更容易译码，指令的编码打包问题远为重要。 还有一个因素是当时的内部存储器不仅容量少，而且速度很慢，使用的都是磁性技术。凭借高密度打包的指令，存取慢速资源的频率可以降低。 微处理器只有少量缓存器的两个原因是: 缓存器每一个位位都比外部内部存储器贵。以当时的集成电路技术水准，大量缓存器对芯片或电路板而言是难以承受的。 一旦具有大数量的缓存器，相关的指令字(opcode)将会需要更多的位位(使用宝贵的RAM)来定位缓存器。 基于上述原因，微处理器设计师尽可能使指令做更多的工作。这导致单个指令做全部的工作: 读入两个加数，相加，并将计算结果直接写入内部存储器;另一个例子是从内部存储器读取两个数据，但计算结果储存在缓存器内;第三个例子是将从内部存储器和缓存器各读取一个数据，其结果再次写入内部存储器;以此类推。这种微处理器设计原理，在精简指令集(RISC)的思路出现后，最终被人称为复杂指令集(CISC)。 当时设计的一个通常目标是为每个指令都提供所有的寻址模式，称为「正交性」。这给微处理器增加了一些复杂性，但理论上每个可能的命令均可单独调整。相对于使用更简单的指令，这样做能够使设计速度更快。 70年代后期，IBM(以及其它类似企业组织)的研究人员显示，大多数正交寻址模式基本上已被程序员所忽略。这是编译器的使用逐渐增多而汇编语言的使用相对减少所导致的。值得注意的是，由于编写编译器的难度很大，当时编译器并不能充分利用CISC处理机所提供的各种特性。尽管如此，广泛应用编译器的趋 势已然很明显，从而使得正交寻址模式变得更加无用。 这些复杂操作很少被使用。事实上，相比用更精简的一系列指令来完成同一个任务，用单一复杂指令甚至会更慢。这看上去有些自相矛盾，却源自于微处理机设计者所花的时间和精力:设计者一般没有时间去调整每一条可能被用到的指令，通常他们只优化那些常用的指令。 几乎就在同时，微处理机开始比内部存储器执行得更快。即便是在七十年代末，人们也已经认识到这种不一致性至少会在下一个十年继续增加，到时微处理机将会比内部存储器的速度快上百倍。很明显，需要有更多缓存器(以及后来的缓存)来支持更高频率的操作。为此，必须降低微处理机原本的复杂度，以节省出空间给新增的缓存器和缓存。 不过RISC也有它的缺点。当需要一系列指令用来完成非常简单的程序时，从内存读入的指令总数会变多，因此也需要更多时间。在当时的工业和设计领域，对RISC的性能优劣有大量持续不断的争论。 精简指令集，是电脑中央处理器的一种设计模式，也被称为RISC(Reduced Instruction Set Computing 的缩写)。这种设计思路对指令数目和寻址方式都做了精简，使其实作更容易，指令并行执行程度更好，编译器的效率更高。目前常见的精简指令集微处理器包括DEC Alpha、ARC、ARM、AVR、MIPS、PA-RISC、Power Architecture(包括PowerPC、PowerXCell)和SPARC等。 早期，这种指令集的特点是指令数目少，每条指令都采用标淮字长、执行时间短、中央处理器的实作细节对于机器级程序是可见的等等。 实际上在后来的发展中，RISC与CISC在竞争的过程中相互学习，现在的RISC指令集也达到数百条，执行周期也不再固定。虽然如此，RISC设计的根本原则——针对流水线化的处理机优化——没有改变，而且还在遵循这种原则的基础上发展出RISC的一个并行化变种VLIW(包括Intel EPIC)，就是将简短而长度统一的精简指令组合出超长指令，每次执行一条超长指令，等于并行执行多条短指令。 另一方面，目前最常见的复杂指令集x86 CPU，虽然指令集是CISC的，但是较新的处理机都已经是以RISC核心为基础，只是再在外面辅以硬体解码器，在执行CISC指令时动态翻译成RISC指令，这个过程对程序设计师透明。 2.3 fpga 2.3.1 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)、可编程逻辑器件PLD(Programmable Logic Device)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC(Application Specific Integrated Circuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。 FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。FPGA的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了电子设计自动化EDA(Electronic Design Automatic)软件和硬件描述语言VHDL(Very-High-Speed Integrated Circuit Hardware Description)的进步。 2.3.2 自1985年Xilinx公司推出有史以来第一颗现场可程序化逻辑组件至今，已经历了超过二十几年的发展历史。在发展过程中，以FPGA为代表的数位系统现场集成取得了惊人的发展:现场可程序化逻辑组件从最初的1200个可利用逻辑门，发展到90年代的25万个可利用逻辑门。 其后不到数年，著名FPGA厂商，包括Altera公司、Xilinx等公司，又陆续推出了内建数百万逻辑门以上的FPGA芯片，将现场可程序化组件的整合度提高到一个新的水准。>如今，各厂商不再盲目追加逻辑门的数量，转而努力消除过去FPGA弱势之处，以强化过的运算效能、更为节省的功耗，向各种运算领域 扑天盖地而来。 纵观现场可程序化逻辑组件的发展历史，其之所以具有巨大的市场吸引力，在于FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软体投入少、芯片价格不断降低，促使FPGA在某些情况下得以取代ASIC的市场，特别是对小量、多样，短开发期的产品需求，使FPGA成为首选。 2.3.3FPGA的架构发展 最早的可程序化逻辑组件只有可程序化只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和可擦写只读存储器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。 其后，出现了一类结构上稍复杂的可程序化芯片，即可程序化逻辑组件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个与门和一个或门阵列组成，而任意一个组合逻辑都可以用“与-或”来描述，所以，PLD能以乘积和的形式完成大量的组合逻辑功能。 这一阶段的产品主要有PAL(可程序化数组逻辑)和GAL(通用数组逻辑)。PAL由一个可程序化的与平面和一个固定的或平面构成，或门的输出可以通过触发器有选择地被置为暂存状态。PAL组件是现场可程序化的，它的实现制程有反熔丝技术、EPROM技术和EEPROM技术。 还有一类结构更为灵活的逻辑组件是可程序化逻辑数组 (PLA)，它也由一个与平面和一个或平面构成，但是这两个平面的连接关系是可程序化的。PLA组件既有现场可程序化的，也有掩膜可程序化的。而在PAL的基础上，工程师又发展出了一种通用数组逻辑GAL (Generic Array Logic)，如GAL16V8，GAL22V10 等。它采用了EEPROM制程，实现了可擦除、可重写，其输出结构是可程序化的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。这些早期的PLD组件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷，20世纪80年代中期。 Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构 和逻辑单元灵活、整合度高以及适用范围宽等特点。这两种组件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，程序化也很灵活。 与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10，000件以下)之中。>几乎所有应用门阵列、PLD和中小规模通用数字整合电路的场合均可应用FPGA和CPLD组件。 2.3.4 本设计将使用Altera公司Cyclone系列FPGA的EP1C3T144C8芯片进行仿真。这里EP1C3表示Cyclone系列及此器件的规模;T表示TQFP封装;144表示有144个引脚;C8表示速度级别。具体使用方法将在后面的Quartus II软件介绍中说明。 2.4 VHDL VHDL语言是一种用于电路设计的高级语言，英文全名是Very High Speed Integrated Circuit HardwareDescription Language，翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076(简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，(简称93版)。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可 以是一个元件，一个电路模块或一个系统)分成外部(或称可是部分,及端口)和内部(或称不可视部分)。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点 与其他硬件描述语言相比，VHDL具有以下特点: 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计;既支持模块化设计，又支持层次化设计。 支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。 强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。 很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 易于共享和复用。VHDL采用基于库(Library)的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 (1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 (2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 (3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 (4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 (5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 一个简单的VHDL例子，或门c=a+b: library ieee; use ieee.std_logic_1164.all; entity shiyan1 is port(a,b:in std_logic; c:out std_logic); end entity; architecture behave of shiyan1 is begin process(a,b) begin c<=a or b; end process; end behave; 其仿真结果: 2.5 Quartus II Quartus II是Altera提供的CPLD/FPGA开发集成环境，Altera是世界最大可编程逻辑器件提供商之一。Quartus II在21世纪初推出，是Altera前一代CPLD/FPGA开发集成环境MAX+plusII的更新换代产品，其界面友好，使用便捷。在QuartusII上可以完成EDA的整个工程设计流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行输入设计、快速处理和器件编程。 Quartus II支持原理图、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在windows、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统;支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在 Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件。 下图中所示的上排是QuartusII编译设计主控界面，它显示了QuartusII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计和综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤。下排的流程框图，是与上面的QuartusII设计流程相对照的标准的DEA开发流程。 分析与综合 适配器 编程文件汇编 图形或HDL编辑 编程器 时序分析器 设计输入 综合或编译 适配器件 下载 仿真 这里以第四节中的或门为例介绍QuartusII的使用方法: (1) 建立工作目录。在D盘根目录建立文件夹shiyan1。 (2) 输入源程序。打开QuartusII，选择file?new? device design files?VHDL file，在弹出的文本框中输入源程 序，输入完毕存盘file?save as，保存到上面建立的文件夹 D:/shiyan1中，文件名与实体名一致，即shiyan1.vhd。当出现“Do you want to „”时点“是”进入创建工程流程，若点否则按以下方法进入。 (3) 创建工程。File?new project wizard，弹出“工程设置”对话框，点最右上角的“„”按钮找到D:/shiyan1文件夹并选中shiyan1.vhd。第二行为工程名，可以随意取。第三行为实体名，必须与源程序中实体名一致。设置完点“next”。 (4) 将设计文件加入工程中。单机“Add„”按钮加入相关的vhdl文件，这里加入shiyan1.vhd。设置完点“next”。 (5) 选择仿真器和综合器的类型。此处用默认项none，点“next”进入下一项。 (6) 选择目标芯片。选择Cyclone系列的EP1C3T144C8。点“next”弹出“工程设置统计”窗口，点“finish”完成工程的创建。 (7) 编译前设置及编译。菜单assignments?settings?category?device，选中EP1C3T144C8再点击device&pin options，再切换到configuration将use configuration device 设置为EPCS1。设置完毕关闭各页面，点processing?start compilation开始全程编译。 (8) 时序仿真，创建波形文件。选择菜单file?new?other files?vector waveform file建立空白的波形编辑器，然后点菜单edit?end time设置整个仿真域的时间为50us，保存波形文件file?save as，同shiyan1.vhd保存在一起，默认名为shiyan1.vwf。 (9) 编辑输入波形。菜单view?utility windows?node finder，在弹出的对话框中，filter选择pins:all，然后单击list将在下放的nodes found窗口中列出shiyan1工程的所有端口引脚名，这里将列出a、b、c，将它们拖入波形编辑器中用左侧的按键设置成如下波形: (10) 仿真参数设置。菜单assignment?settings?category?fitter settings?simulator，选中simulation coveragereporting，毛刺glitch detection为1ns，选中run simulation until all vector stimuli全程仿真，选择power estimation将end time设为40ms。 (11) 启动仿真器并观察结果。选择菜单processing?start simulation，等待仿真结束出现结果，本例结果如下: 5 5.1 risc cpu的硬件结构 1.寄存器构成 (1) 通用寄存器 GR0，GR1，GR2，GR3。 (2) 变址寄存器 GR1，GR2。 (3) 堆栈指示器 GR3 (4) 程序计数器 PC 2.内部功能模块的构成 ( 1) 内部寄存器 a. 指令寄存器 IR b. 地址寄存器 P0 c. 数据寄存器 P1 (2) 运算器 ALU (3) 控制器CU GR CU TMP ALU U BCU P0 P1 PC_ROM IR ADD 5.2 指令编码 指令 助记符 操作码 暂停 HLT 000 算术加 ADD 001 ALU的结果输给累加器 LDA 010 逻辑与 ANDD 011 逻辑异或 XORR 100 输出累加器数据 STO 101 无条件转移 JMP 110 零转移 JZ 111 5.3 控制单元的设计 5.3.1(状态机控制器 状态机控制器接受复位信号RST，当RST有效时通过信号ena使其为0，输 入到状态机中停止状态机的工作。下图为状态机控制器的电路图: library ieee; use ieee.std_logic_1164.all; entity machinectl is port(rst,fetch:in std_logic; ena:out std_logic); end entity; architecture behave of machinectl is begin process(rst,fetch) begin if(rst='1')then ena<='0'; else ena<='1'; end if; end process; end behave; 5.3.2(状态机 状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令读写I/O端口、RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中经过的时钟数(从零记起)。 指令周期由8个时钟周期组成，每个时钟周期都要完成固定的操作。 第0个时钟，因为CPU状态控制器的输出rd和load_ir为高电平，其余均为低电平。指令寄存器寄存由ROM送来的高8位指令代码。 第1个时钟，与上一时钟相比只是inc_pc从0变为1，故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。 第2个时钟，空操作。 第3个时钟，PC增1，指向下一条指令。若操作符为HALT，则输出信号HALT为高;，如果操作符不为HALT，除了PC增1外(指向下一条指令)，其它各控制线输出为零。 第4个时钟，若操作符为ANDD，ADD，XORR或LDA，读相应地址的数据;若为JMP，将目的地址送给程序计数器，若为STO，输出累加器数据。 第5个时钟，若操作符为ANDD，ADD，XORR或LDA，算术运算器就进行相应的运算;若为JZ，先判断累加器的值是否为0，如果为0，将目的地址送给程序计数器，否则空操作;若为JMP，锁存目的地址;若为STO，将数据写入地址处;若为LDA，就把数据通过算术运算器送给累加器。 第6个时钟，空操作。 第7个时钟，若操作符为JZ且累加器值为零，则锁存目的地址，否则空操作。 程序: library ieee; use ieee.std_logic_1164.all; entity machine is port(clk1,zero,ena:in std_logic; code:in std_logic_vector(2 downto 0); inc_pc,load_acc,load_pc,rd,wr:out std_logic; load_ir,datactl_ena,halt:out std_logic); constant HLT: std_logic_vector(2 downto 0):="000"; constant ADD: std_logic_vector(2 downto 0):="001"; constant LDA: std_logic_vector(2 downto 0):="010"; constant ANDD: std_logic_vector(2 downto 0):="011"; constant XORR: std_logic_vector(2 downto 0):="100"; constant STO: std_logic_vector(2 downto 0):="101"; constant JMP: std_logic_vector(2 downto 0):="110"; constant JZ: std_logic_vector(2 downto 0):="111"; end machine; architecture behave of machine is begin process(clk1) variable state: integer range 0 to 7; begin --初始化，全部清零 if(clk1='1' and clk1'event)then if(ena='0')then --接到machinectl的rst信号，进行复位 state:=0; inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; --初始化完成，开始时钟周期-- --第零个时钟，读取指令高八位 -- if(clk1='1' and clk1'event)then elsif(state=0) then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='1'; wr<='0'; load_ir<='1'; datactl_ena<='0'; halt<='0'; state:=1; --第一个时钟，读取指令低八位 elsif(state=1) then inc_pc<='1'; load_acc<='0'; load_pc<='0'; rd<='1'; wr<='0'; load_ir<='1'; datactl_ena<='0'; halt<='0'; state:=2; --第二个时钟，空操作 elsif(state=2) then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=3; --第三个时钟，开始分析指令 elsif(state=3 and code = HLT) then inc_pc<='1'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='1'; state:=4; elsif(state=3) then inc_pc<='1'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=4; --第四个时钟，分析AND,ADD,XOR,LDA,JMP,STO指令 elsif(state=4 and code=JMP) then inc_pc<='0'; load_acc<='0'; load_pc<='1'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=5; elsif(state=4 and (code=ADD OR code=ANDD OR CODE=XORR OR CODE=LDA))then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='1'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=5; elsif(state=4 and code = STO)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='1'; halt<='0'; state:=5; elsif(state=4) then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=5; --第五个时钟，增加分析JZ指令 elsif(state=5 and (code=ADD OR code=ANDD OR CODE=XORR OR CODE=LDA))then inc_pc<='0'; load_acc<='1'; load_pc<='0'; rd<='1'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=6; elsif(state=5 and code=JZ and zero='0')then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=6; elsif(state=5 and code=JZ and zero='1')then inc_pc<='0'; load_acc<='0'; load_pc<='1'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=6; elsif(state=5 and code=JMP)then inc_pc<='0'; load_acc<='0'; load_pc<='1'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=6; elsif(state=5 and code=STO)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='1'; load_ir<='0'; datactl_ena<='1'; halt<='0'; state:=6; elsif(state=5)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=6; --第六个时钟 elsif(state=6 and (code=ADD OR code=ANDD OR CODE=XORR OR CODE=LDA))then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='1'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=7; elsif(state=6 and code=STO)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='1'; halt<='0'; state:=7; elsif(state=6)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=7; --第七个时钟 elsif(state=7 and code=JZ and zero='0')then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=0; elsif(state=7 and code=JZ and zero='1')then inc_pc<='0'; load_acc<='0'; load_pc<='1'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=0; elsif(state=7)then inc_pc<='0'; load_acc<='0'; load_pc<='0'; rd<='0'; wr<='0'; load_ir<='0'; datactl_ena<='0'; halt<='0'; state:=0; end if; end if; end process; end behave; 5.4 算术运算器的实现 算术逻辑运算单元根据输入的八种不同操作码分别实现相应的加、异或等八 种基本操作运算。 程序: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity alu is port(data,accum: in std_logic_vector(7 downto 0); alu_clk: in std_logic; code: in std_logic_vector(2 downto 0); zero: out std_logic; alu_out: out std_logic_vector(7 downto 0)); constant HLT: std_logic_vector(2 downto 0):="000"; constant ADD: std_logic_vector(2 downto 0):="001"; constant LDA: std_logic_vector(2 downto 0):="010"; constant ANDD: std_logic_vector(2 downto 0):="011"; constant XORR: std_logic_vector(2 downto 0):="100"; constant STO: std_logic_vector(2 downto 0):="101"; constant JMP: std_logic_vector(2 downto 0):="110"; constant JZ: std_logic_vector(2 downto 0):="111"; end alu; architecture behave of alu is begin process(alu_clk) begin if(alu_clk='1' and alu_clk'event)then if(accum="00000000")then zero<='1'; else zero<='0'; end if; case code is when HLT => alu_out<=accum; when ADD => alu_out<=data+accum; when LDA => alu_out<=data; when ANDD => alu_out<=data and accum; when XORR => alu_out<=data xor accum; when STO => alu_out<=accum; when JMP => alu_out<=accum; when JZ => alu_out<=accum; end case; end if; end process; end behave; 5.5 指令寄存器的实现 指令寄存器用于寄存指令。指令寄存器将数据总线送来的指令存入高八位或者低八位寄存器中，但是因为数据总线上有时传输指令，有时传输数据，所以由load_ir信号控制什么时候寄存，什么时候不寄存，load_ir信号通过ena口输入到指令寄存器。 每条指令为两个字节，16位。高3位是操作码，低13位是地址(CPU的地址总线为13位，寻址空间为8K字节)，而数据总线为8位，所以需要取两次，取的是高八位还是低八位由程序中的变量state决定。 程序: library ieee; use ieee.std_logic_1164.all; entity register1 is port(data: in std_logic_vector(7 downto 0); ena,clk1,rst:in std_logic; opc_iraddr: out std_logic_vector(15 downto 0)); end register1; architecture behave of register1 is begin process(clk1) variable state: integer range 0 to 1; begin if(clk1='1' and clk1'event)then if(rst='1')then opc_iraddr<="0000000000000000"; state:=0; end if; if(ena='1')then if(state=0)then opc_iraddr(15 downto 8)<=data; state:=1; elsif(state=1)then opc_iraddr(7 downto 0)<=data; state:=0; else opc_iraddr<="XXXXXXXXXXXXXXXX"; end if; end if; end if; end process; end behave; 十进制(72)?二进制(01001000) 二进制(0100100000000000)?十进制(18432) 二进制(0100100001001000)?十进制(18504) 5.6 累加器的实现 累加器用于存放当前的结果，也是双目运算中的一个数据来源，复位后，累加器的值为零。当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk1时钟上升沿时就收到来自数据总线的数据。 library ieee; use ieee.std_logic_1164.all; entity accumulator is port(data: in std_logic_vector(7 downto 0); ena,clk1,rst:in std_logic; accum:out std_logic_vector(7 downto 0)); end accumulator; architecture behave of accumulator is begin process(clk1) begin if(clk1='1' and clk1'event)then if(rst='1')then accum<="00000000"; elsif(ena='1')then accum<=data; end if; end if; end process; end behave; 5.7 数据控制器的实现 数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时要传送数据的公共通道，不同的情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停则由CPU状态控制器输出的各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。 程序: library ieee; use ieee.std_logic_1164.all; entity datactl is port(data_in:in std_logic_vector(7 downto 0); data_ena:in std_logic; data_out:out std_logic_vector(7 downto 0)); end datactl; architecture behave of datactl is begin data_out<="ZZZZZZZZ" when data_ena='0' else data_in when data_ena='1'; end behave; 5.8 地址多路器的实现 地址多路器用于选择输出的地址是PC(程序计数)地址还是数据/端口地址。 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址; 后4个时钟周期用于对RAM或端口的读写，该地址由指令给出。地址的选择输 出信号由时钟信号的8分频信号fetch提供。 程序: library ieee; use ieee.std_logic_1164.all; entity addr is port(fetch:in std_logic; ir_addr,pc_addr:in std_logic_vector(12 downto 0); address:out std_logic_vector(12 downto 0)); end addr; architecture behave of addr is begin address<=pc_addr when fetch='1' else ir_addr when fetch='0'; end behave; 5.9 程序计数器的实现 程序计数器用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中。有两种途径可以形成指令地址:其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，像执行JMP、JZ指令后需要形成新的指令地址。 程序计数器复位后，指令指针为零，所以CPU重启后将从ROM的零地址开始读取指令并执行。每条指令执行完需要两个时钟，这时pc_addr已被增2，指向下一条指令(因为每条指令占用两个字节)。如果正执行的是跳转指令JMP或零转移指令JZ(且累加器输出为零)，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器。程序计数器(pc_addr)将装入目标地址(ir_addr)，而不是增2.。 程序: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port(load,clk,rst:in std_logic; ir_addr:in std_logic_vector(12 downto 0); pc_addr:buffer std_logic_vector(12 downto 0)); end counter; architecture behave of counter is begin process(clk) begin if(clk='1' and clk'event)then if(rst='1')then pc_addr<="0000000000000"; elsif(load='1')then pc_addr<=ir_addr; else pc_addr<=pc_addr+1; end if; end if; end process; end behave; 5.10 时钟发生器的实现 时钟发生器clkgen利用外来时钟信号clk生成时钟信号clk1，fetch，alu_clk，送往cpu的其它部件。其中，fetch是外部时钟clk的8分频信号，利用fetch的上升沿来触发cpu控制器开始执行一条指令，同时fetch的上升沿 原文已完。下文为附加文档，如不需要，下载后可以编辑删除，谢谢～ 施工组织设计 本施工组织设计是本着“一流的质量、一流的工期、科学管理”来进行编制的。编制时，我公司技术发展部、质检科以及项目部经过精心研究、合理组织、充分利用先进工艺，特制定本施工组织设计。 一、 工程概况: ##西夏建材城生活区27、30住宅楼位于银川市新市区，橡胶厂对面。 本工程由宁夏燕宝房地产开发有限公司开发，银川市规划建筑设计院设计。 本工程耐火等级二级，屋面防水等级三级，地震防烈度为8度，设计使用年限50年。 #2#2本工程建筑面积:27楼3824.75m;30楼3824.75 m。室内地 ##坪?0.00以绝对标高1110.5 m为准，总长27楼47.28m;30楼 ##47.28 m。总宽27楼14.26m;30楼14.26 m。设计室外地坪至檐口高度18.6 00m，呈长方形布置，东西向，三个单元。 本工程设计屋面为坡屋面防水采用防水涂料。外墙水泥砂浆抹面，外刷浅灰色墙漆。内墙面除卫生间200×300瓷砖，高到顶外，其余均水泥砂桨罩面，刮二遍腻子;楼梯间内墙采用50 1 厚胶粉聚苯颗粒保温。地面除卫生间200×200防滑地砖，楼梯间50厚细石砼1:1水泥砂浆压光外，其余均采用50厚豆石砼毛地面。楼梯间单元门采用楼宇对讲门，卧室门、卫生间门采用木门，进户门采用保温防盗门。本工程窗均采用塑钢单框双玻窗，开启窗均加纱扇。本工程设计为节能型住宅，外墙均贴保温板。 本工程设计为砖混结构，共六层。基础采用C30钢筋砼条形基础，上砌MU30毛石基础，砂浆采用M10水泥砂浆。一、二、三、四层墙体采用M10混合砂浆砌筑MU15多孔砖;五层以上采用M7.5混合砂浆砌筑MU15多孔砖。 本工程结构中使用主要材料:钢材:I级钢，II级钢;砼:基础垫层C10，基础底板、地圈梁、基础构造柱均采用C30，其余均C20。 本工程设计给水管采用PPR塑料管，热熔连接;排水管采用UPVC硬聚氯乙烯管，粘接;给水管道安装除立管及安装IC卡水表的管段明设计外，其余均暗设。 本工程设计采暖为钢制高频焊翅片管散热器。 本工程设计照明电源采用BV,2.5铜芯线，插座电源等采用BV,4铜芯线;除客厅为吸顶灯外，其余均采用座灯。 二、 施工部署及进度计划 1、工期安排 本#工程#计划开工日期:2004年8月21日，竣工日期:2005年7月10日，合同工期315天。计划2004年9月15日前 2 完成基础工程，2004年12月30日完成主体结构工程，2005年6月20日完成装修工种，安装工程穿插进行，于2005年7月1日前完成。具体进度计划详见附图,1(施工进度计划)。 2、施工顺序 ?基础工程 工程定位线(验线)?挖坑?钎探(验坑)?砂砾垫层的施工?基础砼垫层?刷环保沥青 ?基础放线(预检)?砼条形基础?刷环保沥青 ?毛石基础的砌筑?构造柱砼?地圈梁?地沟?回填工。 ?结构工程 结构定位放线(预检)?构造柱钢筋绑扎、定位(隐检)?砖墙砌筑(，50cm线找平、预检)?柱梁、顶板支模(预检)?梁板钢筋绑扎(隐检、开盘申请)?砼浇筑?下一层结构定位放线?重复上述施工工序直至顶。 ?内装修工程 门窗框安装?室内墙面抹灰?楼地面?门窗安装、油漆?五金安装、内部清理?通水通电、竣工。 ?外装修工程 外装修工程遵循先上后下原则，屋面工程(包括烟道、透气孔、压顶、找平层)结束后，进行大面积装饰，塑钢门窗在装修中逐步插入。 三、 施工准备 3 1、 现场道路 本工程北靠北京西路，南临规划道路，交通较为方便。 场内道路采用级配砂石铺垫，压路机压。 2、机械准备 ?设2台搅拌机，2台水泵。 ?现场设钢筋切断机1台，调直机1台，电焊机2台，1 台对焊机。 ?现场设木工锯，木工刨各1台。 ?回填期间设打夯机2台。 ?现场设塔吊2台。 3、施工用电 施工用电已由建设单位引入现场;根据工程特点，设总配电箱1个，塔吊、搅抖站、搅拌机、切断机、调直机、对焊机、木工棚、楼层用电、生活区各配置配电箱1个;电源均采用三相五线制;各分支均采用钢管埋地;各种机械均设置接零、接地保护。具体配电箱位置详见总施工平面图。 3、施工用水 施工用水采用深井水自来水，并砌筑一蓄水池进行蓄水。楼层用水采用钢管焊接给水管，每层留一出水口;给水管不置蓄水池内，由潜水泵进行送水。 4、生活用水 生活用水采用自来水。 4 5、劳动力安排 ?结构期间: 瓦工40人;钢筋工15人;木工15人;放线工2人;材料1人;机工4人;电工2人;水暖工2人;架子工8人;电焊工2人;壮工20人。 ?装修期间 抹灰工60人;木工4人;油工8人;电工6人;水暖工10人。 四、主要施工方法 1、施工测量放线 ?施工测量基本要求 ##A、西夏建材城生活区17、30住宅楼定位依据:西夏建材城生活区工程总体规划图，北京路、规划道路永久性定位 B、根据工程特点及,建筑工程施工测量规程,DBI01,21,95，4、3、2条，此工程设置精度等级为二级，测角中误差?12，边长相对误差1/15000。 C、根据施工组织设计中进度控制测量工作进度，明确对工程服务，对工程进度负责的工作目的。 ?工程定位 A、根据工程特点，平面布置和定位原则，设置一横一纵 ##两条主控线即27楼:(A)轴线和(1)轴线;30楼:(A)轴 #线和(1)轴线。根据主轴线设置两条次轴线即27楼:(H)轴 5 #线和(27)轴线;30楼:(H)轴线和(27)轴线。 B、主、次控轴线定位时均布置引桩，引桩采用木桩，后砌一水泥砂浆砖墩;并将轴线标注在四周永久性建筑物或构造物上，施测完成后报建设单位、监理单位确认后另以妥善保护。 C、控轴线沿结构逐层弹在墙上，用以控制楼层定位。 D、水准点:建设单位给定准点，建筑物?0.00相当于绝对标高1110.500m。 ?基础测量 A、在开挖前，基坑根据平面布置，轴线控制桩为基准定出基坑长、宽度，作为拉小线的依据;根据结构要求，条基外侧1100mm为砂砾垫层边，考虑放坡，撒上白灰线，进行开挖。 B、在垫层上进行基础定位放线前，以建筑物平面控制线为准，校测建筑物轴线控制桩无误后，再用经纬仪以正倒镜挑直法直接投测各轴线。 C、标高由水准点引测至坑底。 ?结构施工测量 A、首层放线验收后，主控轴一引至外墙立面上，作为以上务层主轴线竖身高以测的基准。 B、施工层放线时，应在结构平面上校投测轴线，闭合后再测设细部尺寸和边线。 C、标高竖向传递设置3个标高点，以其平均点引测水平线折平时，尽量将水准仪安置在测点范围内中心位置，进行测 6 设。 2、基坑开挖 本工种设计地基换工，夯填砂砾垫层1100mm;根据此特点，采用机械大开挖，留200mm厚进行挖工、铲平。 开挖时，根据现场实际土质，按规范要求1:0.33放坡，反铲挖掘机挖土。开挖出的土，根据现场实际情况，尽量留足需用的好土，多余土方挖出，避免二次搬运。 人工开挖时，由技术员抄平好水平控制小木桩，用方铲铲平。 挖掘机挖土应该从上而下施工，禁止采用挖空底脚的操作方法。机械挖土,先发出信号，挖土的时候，挖掘机操作范围内，不许进行其他工作，装土的时候，任何人都不能停留在装土车上。 3、砌筑工程 ?材料 砖:MU15多孔砖，毛石基础采用MU30毛石。 砂浆:?0.00以下采用M10水泥砂浆，一、二、三、四层采用M10混合砂浆，五层以上采用M7.5混合砂浆。 ?砌筑要求 A、开工前由工长对所管辖班组下发技术交底。 B、砌筑前应提前浇水湿润砖块，水率保持在10,,15,。 C、砌筑采用满铺满挤“三一砌筑法“，要求灰浆饱满， 7 灰缝8,12mm。 D、外墙转角处应同时砌筑，内外墙交接处必须留斜槎，槎子长度不小于墙体高度的2/3，槎子必须平直、通顺。 E、隔墙与墙不同时砌筑又不留成斜槎时可于墙中引出阳槎或在墙的灰缝中预埋拉结筋，每道不少于2根。 F、接槎时必须将表面清理干净，浇水湿润，填实砂浆，保持灰缝平直。 G、砖墙按图纸要求每50mm设置2φ6钢筋与构造柱拉结，具体要求见结构总说明。 H、施工时需留置临时洞口，其侧边离交接处的墙面不少于500mm，顶部设边梁。 4、钢筋工程 ?凡进场钢筋须具备材质证明，原材料须取样试验，经复试合格后方可使用。 ?钢筋绑扎前应仔细对照图纸进行翻样，根据翻样配料，施工前由工长对所管辖班组下发技术交底，准备施工工具，做好施工的准备工作。 ?板中受力钢筋搭接，I级钢30d，II级钢40d，搭接位置:上部钢筋在跨中1/3范围内，下部钢筋在支座1/3范围内。 ?钢筋保护层:基础40mm，柱、梁30mm，板20mm。保护层采用50mm×50mm的水泥砂浆块。板上部钢筋用马凳按梅花状支起。 8 ?所有钢筋绑扎，须填写隐检记录，质评资料及目检记录，验收合格后方可进行下道工序。 5、砼工程 ?水泥进场后须做复试，经复试合格后由试验室下达配合比。施工中严格掌握各种材料的用量，并在搅拌机前进行标识，注明每立方米、每盘用量。同时搅拌时，须车车进磅，做好记录。 ? 浇筑前，对模板内杂物及油污、泥土清理干净。 ?投料顺序:石子?水泥?砂子。 ?本工程均采用插入式振捣器，一次浇筑厚度不宜超过振捣器作用部分长度的1.25倍，捣实砼的移动间距不宜大于振捣器作用半径的1.5倍。 ?砼浇筑后1昼夜浇水养护，养护期不少于7d，砼强度未达到1.2MP之前不得上人作业。 a 6、模板工程 ?本工程模板采用钢木混合模板。模板支搭的标高、截面尺寸、平整度、垂直度应达到质量验收标准，以满足其钢度，稳定性要求。 ?模板支撑应牢固可靠，安装进程中须有防倾覆的临时固定措施。 ?本工程选用851脱模剂，每拆除一次模板经清理后涂刷脱模剂，再重新组装，以保证砼的外观质量。 9 6、架子工程 ?本工程采用双排架子防护，外设立杆距墙2m，里皮距墙50cm，立杆间距1.5m，顺水间距1.2m，间距不大于1m。 ?架子底部夯实，垫木板，绑扫地杆。 ?为加强架子的稳定性，每七根立杆间设十字盖，斜杆与 。o地面夹角60 ?为防止脚平架外倾，与结构采用钢性拉接，拉接点间距附和“垂四平六“的原则。 ?外防护架用闭目式安全网进行封闭，两平网塔接和网下口必须绑孔紧密。 ?结构架子高出作业层1m，每步架子满铺脚手板，要求严密牢固并严禁探头板。 7、装饰工程 装饰工程施工前，要组织质监部门、建设、设计、施工单位四方参加的主体结构工程核验收，对已完全体分部工程进行全面检查、发现问题及时处理，清除隐患，并做好装饰前材料、机具及技术准备工作。 1、根据预算所需材料数量，提出材料进场日期，在不影响施工用料的原则下，尽量减少施工用地，按照供料计划分期分批组织材料进场。 2、将墙面找方垂直线，清理基层，然后冲筋，按照图纸要求，分层找平垂直，阴阳角度方正，然后拉线作灰饼。底子 10 灰应粘结牢固，并用刮杠刮平，木抹子抹平。 3、罩面应均匀一致，并应在终凝前刮平压光，上三遍灰抹子。 4、油漆、涂料施工: 油漆工程施工时，施工环境应清洁干净，待抹灰、楼地面工程全部完工后方可施工，油漆涂刷前被涂物的表面必须干燥、清洁，刷漆时要多刷多理不流坠，达到薄厚均匀，色调一致，表面光亮。 墙面涂料基层要求现整，对缝隙微小孔洞，要用腻子找平，并用砂纸磨平。 为了使颜色一致，应使用同一配合比的涂料，使用时涂料搅匀，方可涂刷，接槎外留在阴阳角外必须保证涂层均匀一致表面不显刷纹。 8、楼地面工程 楼地面工程只作50厚豆石砼垫层。 做垫层必须先冲筋后做垫层，其平整度要控制在4mm以内，加强养护4,5天后，才能进行上层施工。 10、层面工程 1、屋面保温层及找平层必须符合设计要求，防水采用防水卷材。 2、做水泥砂浆找平层表面应平整压光，屋面与女儿墙交接处抹成R?150mm圆角。 11 3、本工程屋面材料防水，专业性强，为保证质量，我们请专业人员作防水层。 4、原材料在使用前经化验合格后才能使用，不合格材料严禁使用。 11、水、暖、电安装工程 ?管道安装应选用合格的产品，并按设计放线，坡度值及坡向应符合图纸和规范要求。 ?水、暖安装前做单项试压，完毕后做通、闭水后试验和打压试验，卫生间闭水试验不少于24小时。 ?电预埋管路宜沿最近线路敷设，应尽量减少弯曲，用线管的弯曲丝接套丝，折扁裂缝焊接，管口应套丝用堵头堵塞。油漆防腐等均符合图纸各施工规范及质量评定标准。 ? 灯具、插座、开关等器具安装，其标高位置应符合设计要求，表面应平直洁净方正。 ?灯具、插座、开关等器具必须选用合格产品，不合格产品严禁使用。 ?做好各种绝缘接地电阻的测试和系统调整记录，检查配线的组序一定要符合设计要求。 五、预防质量通病之措施 本工程按优质工程进行管理与控制，其优质工程的目标体系与创优质工程的保证措施在本工程施工组织设计中做了详述。本措施不再述。 12 创优质工程除对各分部、分项、工序工程施工中，精心操作，一丝不苟、高标准严要求作业外，关键是防止质量通病。为此，提出防止通病的作业措施如下: 1、砖墙砌体组砌方法: ?、组砌方法:一顺一丁组砌，由于这种方法有较多的丁砖，加强了在墙体厚度方向的连结，砌体的抗压强度要高一些。 ?、重视砖砌体水平灰缝的厚度不均与砂浆饱满度: ?、水平灰缝不匀:规范规定砖砌体水平灰缝厚度与竖向灰缝宽度一般为10mm，但不应小于8mm，也不应小于12mm。砂浆的作用:一是铺平砖的砌筑表面，二是将块体砖粘接成一个整体。规范中之所以有厚度和宽度要求，是由于灰缝过薄，使砌体产生不均匀受力，影响砌体随载能力。如果灰缝过厚，由于砂浆抗压强度低于压的抗压可度。 在荷载作用下，会增大砂浆的横向变形，降低砌体的强度。试验研究表明，当水平灰缝为12mm时，砖砌体的抗压强度极限，仅为10mm厚时的70,75,，所以要保证水平灰缝厚度在8,12mm之间。怎样确保水平灰缝的厚度呢, A、皮数杆上，一定将缝厚度标明、标准。 B、砌砖时，一定要按皮数杆的分层挂线，将小线接紧，跟线铺灰，跟线砌筑。 C、砌浆所用之中砂，一定要过筛，将大于5mm的砂子筛掉。 13 D、要选砖，将过厚的砖剔掉。 E、均匀铺灰，务使铺灰之厚度均匀一致。坚持“一块砖、一铲灰、一揉挤“的“三一“砌砖法“。 ?砂浆必须满铺，确保砂浆饱满度。 规范规定:多孔砖砌体，水平灰缝的砂浆饱满度不得低于80,，这是因为，灰缝的饱满度，对砌体的强度影响很大。比如:根据试验研究，当水平灰缝满足80,以上，竖缝饱满度满足60,以上时，砌体强度较不饱满时，要提高2,3倍，怎样保证灰缝饱满度呢, A、支持使用所述的“三一“砌砖法，即“一块砖、一铲灰、一揉挤“。 B、水平缝用铺浆法(铺浆长度?50cm)砌筑，竖缝用挤浆法砌筑，竖缝还要畏助以加浆法，以使竖向饱满，绝不可用水冲灌浆法。 C、砂浆使用时，如有淅水，须作二次拌合后再用。绝不可加水二次拌合。拌好的砂浆，须于3小时之内使用完毕。 D、不可以干砖砌筑。淋砖时，一般以15,含水率为宜。(约砖块四周浸水15mm左右)。 ?注意砌砖时的拉结筋的留置方法: 砖砌体的拉结筋留置方法，按设计要求招待。如设计没有具体规定时，按规范执行。规范规定“拉结筋的数量每12cm厚墙放1根Ф6钢筋，沿墙高每50cm留一组。埋入长度从墙 14 的留槎处算起，每边均,100cm，末端应有弯钩”见图。规范还规定:“构造柱与墙连拉处，宜砌成马牙槎，并沿墙高每50cm设2Ф6拉结钢筋，每边伸入墙内,100cm。 2、预防楼梯砼踏步掉角: 楼梯踏步浇筑砼后，往往因达不到砼强度要求，就因施工需要提前使用，既便有了足够强度，使用不慎，都会掉楞掉角。而且有了掉角，修补十分困难，且不定期牢固。为此宜采用两种方式予以防治: ?踏步楞角上，在浇筑砼时增设防护钢筋。 ?踏步拆模时，立即以砂袋将踏步覆盖。(水泥袋或用针织袋装砂)既有利于砼养护，又可保护踏步楞角。 3、楼梯弊端的预防: 防止踏步不等高: 踏步不等高，既不美观，又影响使用。踏步不等高现象，一般发生在最上或最下一步踏步中。产生的原则，一是建筑标高与结构标高不吻合。二是将结构标高误为建筑标高。三是施工粗心，支模有误。为此，浇筑楼梯之间: ?仔细核查楼梯结构图与建筑图中的标高是否吻合。经查核与细致计算无误后，再制作安装模板。 ?浇筑砼中，往往由于操作与模板细微变形，也会使踏步有稍话误差。这一个误差，要在水泥砂浆罩面时予以调整。为使罩面有标准。在罩面之前，根据平台标高在楼梯侧面墙上弹 15 出一道踏步踏级的标准斜线。罩面抹灰时，便踏步的外阳角恰恰落在这一条斜线上。这样做，罩面完成后，踏步的级高级宽就一致了。 ?如果，施工出现踏步尺寸有较大误差，一定要先行剔凿，并用细石砼或高强度水泥砂浆调整生，再做罩面。 4、堵好脚手眼: 堵脚手眼做得好坏，直接影响装修质量。一是影响墙面抹灰之脱落、开裂也空鼓;二是洒水可沿已开裂的脚手眼进入室内。因此，堵脚手眼的工作万不可忽视、大意: ?将脚手眼孔内的砂浆、灰尘凿掉，清除洁净，洒水湿透眼内孔壁。 ?将砖浸水湿透。脚手眼内外同时堵砌，绝不准用干砖堵塞。 ?用“一砖、一铲灰、一挤塞“三一砌砖法堵塞，绝不准用碎块碴堵塞。 ?砂浆必须饱满(最后的一块砖堵完后，用竹片或扁平钢筋将砂浆塞实，刮平，灰缝要均匀、实心实意，不准不刮浆干塞砖块)。 5、散水砼变形缝的做法: 砼散水的变形缝，常规做法是镶嵌木条，砼浇筑有足够强度后将此木条取出，再灌以沥青砂浆。其缺点是L散水板块相邻高差平整不易保证，木嵌条不可取净，取木条将板块楞角碰 16 坏，不灌沥青砂浆而灌热沥青等。 好的做法是: ?、事先按变形的长短、高度(板块砼厚)的制作厚为20mm的沥青砂浆板条; ?砼板块浇筑前，第一块板的断缝处支设模块，砼有足够强度(1.2Mpa)后，拆除侧模板，将预制沥青砂浆板条贴粘在砼板块侧缝表面，接着浇筑第二块板块砼。集资或跳浇散水板块。(靠墙身处不支模板，直接将沥青砂浆板条粘贴)。 ?当板块砼都有了足够强度后，再用加热后的铁铬子，将缝处沥青砂浆板条予以慰汤，使其缝隙深浅一致，交角平顺。 6、卫生间地面漏水的预防: ?现浇砼楼板:沿房间四周墙上翻150mm。 ?找平层:施工前，清理面层须洁净，并湿润砼楼板表面，之后刷一层TG胶素水泥浆。 ?找坡层用细石砼，并找出排队水坡度，坡向地漏，要平整光洁。上刷冷底油一道。 ?防水层:用一布四涂。但沿四周墙上150mm，遇向口时，伸向口外300mm。 ?粘结层:用1:20水泥砂浆厚?20mm，沿墙四周上翻150mm并粉光。注意排水坡度与坡向或做C20细石砼。 7、管道根部的渗漏预防: ?、浇筑钢筋砼楼板，用时准确地将位置、尺寸预留楼板 17 管道孔。或埋设预留套管。 ?、如为预留孔洞时，要预留万不可事后凿孔或扩孔。如为预留套管进，位置一定要准确。套管要焊上止水钢环。 ?、预留孔洞的模盒或套管一棕要与楼板的模板固定防止错位。浇筑砼时派专人看护，以利及时修正。 ?、地面的做法按设计要求进行或建议甲方按上述“地面漏水防预“中所提做法处理，但防水层必须沿套管或给排水管上翻150mm并与管子贴粘牢固。 ?、如为预留孔洞，等管道安装就位并校正固定后，对预留洞要用与楼板同标号的砂浆(或1:2,1:2.5的水泥砂浆等)填实、捣固，使其与砼结合密实，决不许以碎砖、碎石、杂物随意堵塞。 ?、做地面时，切切注意地面排水坡度与坡向。 8、门窗固定用木砖的改进: 木门传统的固定方法是:用钉子将木门框固定在预先埋设在砖内的木砖上。每边固定点不少于2处，间距?1.2m。 这种传统做法的弊端是:木砖容易松动，木砖漏留，木砖大小倒放等，致使门窗的安装质量受到影响。改进方法是以用C20砼制成120mm及240mm的预制块，内预埋木砖。 ?、木砖埋入预制块模具前，须以防腐处理。 ?、120预制块用于370墙及120墙中。240预制块用于240墙中。 18 9、塑钢窗之固定: ?、塑钢窗与墙体的固定用连接点的设置: 距框角?180mm; 间距?600mm。 眼下存在的问题是:设置连接点不足，甚或漏设，这不仅影响门窗板动不稳，更有甚者会影响日后擦窗人的生命安全。为此，日后一定要按图示之要求设置固定杠用连接点。 ?、连接点的钉固方法: 墙体砌筑时，将C20砼预制块，不论砖墙、砼墙、加气块墙、都用射钉将铁板连接条钉在墙上，更有将普通铁钉钉在墙上者，都是极不安全，极不妥的操作方法。 ?、固定门窗框用的连接铁板与钉接: ?、连接铁板条:其规格为:(长×宽×厚)?140mm×20mm×1.5mm 射钉规格为:(直径×长)?3.7mm×42mm 或金属胀锚螺栓:(直径×长)?8mm×65mm 施工中，常常见到连接铁板条规格过小(厚不到1mm)，甚至有的用0.5mm的镀锌铁皮剪成条状做连接铁板条用，用直径4mm的螺钉固定连接铁板条，都不是妥的，或直接用铁钉钉更为不妥。 ?、连接铁板条与塑钢之连接，用塑钢抽芯铆钉，其直径?5mm，不用5mm螺钉或4mm的自攻螺丝。 19 ?、预防塑钢与铁制连接铁板条之间的电偶腐蚀L: 为了防止塑钢和连接铁板条之间的电偶腐蚀，采取下列措施: ?、采用镀锌钢板制作连接铁板条。 ?、或将连接用铁板条与塑钢之间用塑料膜隔开。 ?、或用密封漆将塑钢与铁板条之间，窗框与墙之间予以封闭以免雨水浸入。 10、给水管道施工 给水管道安装施工比较简单。便是它是承压管，将受较高水压力，如粗心施工，也会带来管道渗漏，为此: ?、管子接口: ?、丝口连接:加工丝扣时要做到:丝扣光滑、端正、不抖丝、不乱扣、有椎度。这五点都要达到。有一点不符合要求，剔出重新加工或切去此端重做。 ?、焊接接口:设计要要求坡口焊时，坡口加工的形式须符合设计要求。不需坡口焊时，在焊前用砂布将管口打磨干净，两管对口间要均匀，不可一侧大，一侧小。焊接时，焊缝高度要符合规范要求。 ?、安装 ?、 安装前弄清图纸，查清管子位置，走向、标高。并做现场查验当实际尺寸与图纸不符合时，提出修正，以免与土建产生矛盾。 20 ?、安装时，管子必须找正后再拧紧，不得倒拧，以免损坏丝扣。 ?、下料: 管道不料时，尺寸一定要准确，给水管误差?5mm。为确保下料时尺寸准确，对实际安装位置与尺寸进行实测实量，不要按图纸尺寸下料。同时，必须逐根管道都要实测实量。 ?、水压试验: ?、把好水压试验关，是控制管道安装质量的关键。 ?、压力表必须精确，使用前要进行校验。 ?、试验时，第一要查看压力表的压力降，第二要逐房间察看管道的渗漏情况。 ?、渗水的接头、管子必须返工。大面积漏水的管段必须换掉或修理，并至不再出现“跑、冒、漏、渗“为止。 11、注意配电箱的产品质量验收: 市场采购的配电箱，不少是不符合国家标准的新产品。除新产品的外观质量外，突出的质量缺点是: ?、不设零线; ?、没有设置零线与保护接地汇流排。 这种缺陷的存在，在接线时，往往将箱上的所有插座的零线串接，保护接地串接。这样，当前面的插座坏了，接在后面的几个插座就会发生零线断线或地线断线，造成搞插座没有电，或在发生漏电事故时，漏电开关不动作，严重者造成人员 21 伤亡。 为此，在采购配电箱时和安装配电箱之前，对其质量进行检查。查看是否分别设置了零线和保护地线汇流排。不合格者，不得使用。 12、插座接线: ?、单相二线插座:原则是“开关永远控制相线“。 ?、单相三线插座:面对插座的右孔接相线，左孔接零线。 13、电器的接地 电器安装中，首先考虑的就是用电安全。低压系统地接地保护最优形式就是“三相五线制供电形式“，它非常适用于分散的民用建筑，也适用于施工现场的临时供电。 从电源时入配电箱之后，从接地板的引上线和电源中性点的焦点处，向室内分出保护线PE和进入电路的零线N，在建筑物地也不得混淆，困为，一旦线进入电路，就有电源通过，混淆后，就会引起漏保护器跳闸，影响正常使用。所以在用户配电线路中，插座中的线和线应该统一有颜色的区别。 六、工程进度计划 工期控制: 要工程计划自2004年8月15日开工，2005年7月10日竣工，总工期330天。 为保证工期目标的实现，将施工过程划分为五个阶段。 1、基础施工阶段: 22 自2004年8月15日至9月30日为基础工程施工阶段，本阶段需要完成定位放线、挖工、砂砾垫层、条形基础砼、毛石基础、地圈梁等项目。同时，安排人员按图纸设计要求预制门、窗梁主体结构钢筋制作，模板配制，主体施工做好准备工作。 2、主体施工阶段: 自2004年10月1日至2004年12月30日是主体施工阶段，本阶段要完成墙体砌筑，预制过梁安装，现浇钢筋砼，梁、板的支模、砼等项目。 主体施工阶段组织流水施工，每层主体施工15天。施工期间，水、暖、电施工人员密切配合，作好预留、预埋工作，避免事后在墙体上打洞。 3、装修施工阶段: 自2005年3月1日至2005年6月20日为装修工程施工阶段。 4、安装工程施工阶段: 自基础工程至装修工程，安装工程施工贯穿始终，从时间上虽然与土建同步进行，但本工程设计有给排水、采暖、一般电照处还有电话、有线电视，所以说，是一个水暖、电等较齐全的工程。为此，在劳动力安排上专门有水暖工、电工施工班组与土建施工密切配合，相对独立地完成水暖、电安装工程施工任务。 23 5、工程收尾交工阶段: 本阶段主要做好成品保护及清理等工作。 七、施工平面布置(见附图) 施工平面布置原则是: 1、尽最大可能少占施工用地，对划定的施工用地，作合理安排; 2、塔吊固定后，主要材料及搅拌机械的布置，以其服务业范围为准，紧凑布置。 3、根据工程进度，动态管理施工总平面，该高速时及时调整; 4、交通道路、供水、供电、消防一次到位进行布置，确保道路通畅，供水供电空耗小，供应充足，并确保工地消防安全。 5、建立文明施工现场:材料、配件、工棚、厕所、大宗材料按施工平面图严格要求就位管理，周转材料堆放有序。 八、施工组织措施 本工程采取项目管理法，按目标进行管理与控制，以目标计划来指导管理与控制行动，变以往以行动来实现目标的被动管理方式为以目标指导行动的主动的主动管理方式。将主动管理与被动管理相结合、前馈控制与反馈控制相结合，事先控制与事中、事后控制相结合。 ?、确保工程进度、实现合同工期的措施: 24 1、工期目标:(平面流水、主体交叉施工) 控制工期目标330天; 其中:?0.00以下工期目标45天; 主体结构工期目标:90天; 内、外装饰工期目标:80天; 水暖电安装工期目标:90天; 收尾工期目标:10天。 2、确保工期目标的措施: ?、组建职能完善、人员配套、分工明确的施工项目管理组: 项目经理:统筹工期目标，制定工期目标施工措施，决策生产要素供应与优化配置，检查平衡工期目标的实施; 技术负责人:制定工期目标计划实施的技术措施，监督按工艺程序施工，解决施工技术措施实施中工期目标计划之失衡; 解决施工技术措施实施中工期目标计划之实施，协调工种之穿插，布置与平衡生产要素，做好施工计划之安排与统计; 料具供应员:组织材料、构配件、机具之供应，根据生产进度编制料具供应计划; 财务管理员:根据工期安排与施工进度计划落实资金之供应，提出月奖金之收支计划，按期收取工程进度款; ?、按分部分项工程进度制定施工技术措施，制定合理施 25 工流水程序，严格要求操作程序与操作要点之管理，保证工期目标计划之顺利实施; ?、以日调度日平衡为手段，项目经理及有关人员跟踪检查工期目标计划之实施，对工期目标计划做动态管理与监控; ?、采取激励措施，对工期、工程质量、安全生产、文明施工的管理者与操作者有上好成绩者予以奖励。 ?、确保工程质量，实现人同质量目标措施: 1、质量目标: 工程质量总目标:合格，按合格目标进行控制与管理。 其中:基础分部工程质量目标:合格; 主体工程质量目标:合格; 装饰工程质量目标:合格; 屋面工程质量目标:合格; 门窗工程质量目标:合格; 地面楼地面工程质量目标:合格; 给排水及供暖工程质量目标:合格; 电气、照明工程质量目标:合格; 2、确保工程质量目标计划实现的措施: ?、项目经理部职能组织人员分工明确、职责分明 项目经理:施工项目的本权负责人，是质量第一负责人。主管质量之制定，监控质量目标计划之实施评价与激励; 技术负责人:主持质量目标实施的技术措施之制定，确保 26 质量目标与技术措施对有关工长、作业班长之技术交底、监督技术措施之执行、作好跟踪检查与操作生产调查、建议项目经理与总工长调整作业布置与调换不良作业人员; 总工长:监督施工技术措施之履行、调整不良作业人员之岗位、作好材料构配件事先检查、监控配合比的严格执行; 有关工长:跟踪检查操作要点之执行、纠正不良作业事件。作好自检、与检、交接质量检查。作好工序、分项工程、分部工程质量进行检查、验收。建议对不良作业人员进行岗位调整; 有关班组长与班组质量检查员:对本班人员进行班前操作交底，进行班后作业自检与奖评，监督本班组人员严格操作要点进行作业，参与互检与交接检查，调换不良作业人员岗位; ?、针对本工程特点与本公司的质量通病，由技术负责人设置质量控制点，并制定操作要点与防治措施，实行重点监控; ?、工程质量是企业生命，工程质量人人有责，工层层确保工程质量的技术交流; ?、对工程质量施行“开路“、“一票否决“、“挂牌作业“。工程质量与进度发生矛盾，以质量为主;工程质量与人员安排发生矛盾，以质量为主调换人员;工程质量与材料发生矛盾，以质量为主调换材料;工程质量与机具发生矛盾，以质量为主调换机具;工程质量与工资挂钩，施行优质优奖; ?、作好材料、构配件的事先检验与控制，把好三关: 把好材料、构配件进场验收关:不合格者不准进场; 27 把好材料复试关:对主材料(钢材、水泥、骨料、砖、装饰材料)作好复验，不合格材料不准使用; 把好材料使用关:正确执行配合比，做好材料计量、正确按规格、品种、数量、强度使用材料，劣材不充好材用，好材不做劣材用，物尽其用; ?、作好反馈工作:事先了解可能出现质量的部位与质量事件以及可能出现质量风险，并制定防范措施，予以事先控制; ?、完善项目经理部的质量保证体系与质量管理的法规体系。 ?、确保安全目标实现，保证安全施工的措施: 1、安全目标计划:本项目施工全过程中 ?、消灭重伤事故 ?、消灭伤亡事故 ?、消灭多人事故 ?、轻伤事故率:2? 2、确保安全生产的措施 ?、项目经理部有关要员与职能机构，对确保安全生产分工明确，职责分明; 项目经理:是企业法人代表在本项目施工管理听全权委托代理人，是安全生产的第一负责人，主持安全措施之制定，组织安全教育与培训，组织安全设施之搭设，组织现场安全宣传与监控，组织项目安全交底，审核五种人员安全作业资格(电 28 气、起重、焊接、机动驾驶、商空作业)，组织劳动保护用品之购置与保证，监督安全措施之实施。 技术负责人:负安全生产的技术责任，制定安全措施，主持安全教育的培训，监督安全措施之实施，对有关工长、专业工种、班组长作好安全交底，建议调换不重视安全生产的管理人员与作业人员。 总工长:对有关工长、班组长作安全交底，监督安全措施之实施，调换不重视安全作业人员，监督设施搭设，组织施工平面之布置，监督违章作业，组织与监督有关工长与班组长安全程序施工。 有关工长:对本工种作业班组及人员作安全作业交底，监督本工种有关作业规程施工操作，调换不重视安全的作业人员并作专项安全检查交底与检查。 专职安全检查员:监督有关工种按作业规程作业，跟踪检查安全作业与安全设施之搭设防，建议调换违章工作人员，时时事事宣传安全作业的重要性，检查劳动保护用品之发放与使用。 班组长与班组安全检查员:作好班前安全作业交底班后安全作业奖评，随时检查本班组作业人员按安全检查规定作业，建议奖励安全生产有功人员，随时纠正违章作业，调换不重视安全生产作业人员之岗位。 ?、按工种特点制定工种安全作业交底与作业规程，并进 29 行两级安全交底(技术人对总工长、工长交底;总工长、工长对班组长及作业人员交底)。 ?、编制现场安全措施，并贯彻在施工全过程。 ?、作好安全教育及现场安全宣传。安全教育分为新工人入场教育(项目经理及技术负责人负责)分部分项工程开工前教育(总工长、有关工长负责)工序施工的班前教育与班后奖评(有关工长、班组长负责)。现场安全宣传内容为安全标志、现场安全规则、“三宝”、“四口”利用，标志等，安全检查员负责监督实施。 ?、 每个月，项目经理组织一次现场安全大检查。由有关工长、总工长、专职安全员参加，随检查随整改随奖评。 ?、五大专业工种持证上岗 ?、本工程开工前，对施工机械、施工用电等重点编制安全技术措施。 ?、现场文明施工措施: 1、现场文明施工指标: ?、按施工平面图布置材料、机械、电路及管路铺设、临时设修建、道路修建、防火消防设施安设、交通要道防护; ?、工完场清、随时清、时时清、班后清、使现场整洁有序。食堂、宿舍清洁卫生; ?、现场文明标志，安全标志，施工责任标志等设齐全完整。 30 2、确保现场文明责任制: ?、明确现场文明施工责任制; 项目经理:负布置; 有关工长:负清场责任、督促、奖评责任; 有关班组长:负责场清、时时清、班后清责任; 总工长:负机械按平面图就位责任、监督施工平面图严格执行责任。 ?合理利用现场，科学布置施工总平面图，务使平面图规划合理，物资设备有序。 ?、与每个月安全检查之同时，项目经理组织有关人员对文明施工进行检查，随检查、随纠偏、随整改、随奖评。 ?、综合考评 按区建议厅96年4月22日颁发的“工程现场综合考评办法”，每月末对本工地现场进行一次综合考评检查，并认真打分，由项目经理组织公司派人参加。 九、工程质量控制标准 ?、质量标准 1、分项工程 (1)、合格: ?、保证项目，必须符合相应评定标准的规定 ?、检验批项目，抽查点应符合相应质量评定标准的合格规定; 31 ?、实测项目，抽查点数中，建筑工程有80,以上，建安工程有80,以上的实测值应基本在到相应质量检验评定标准的规定。 (2)、注意:当分项工程质量不符合相应质量检验评定标准合格的规定时，必须及时处理，并以按以下规定确定其质量等级。 ?、返工重作的，可重新评定质量等级; ?、经加固补强或经法定检测单位鉴定能够达到设计要求时，其质量仅能评为合格; ?、经法定检测单位鉴定达不到原设计要求，但经设计单位签认，可满足结构安全和使用功能要求，可不加固补强的，或经加固有补强改变外形尺寸或造成永久性缺陷的，其质量可定为合格。 2、分部工程 ?、合格:所含分项工程的质量全部合格; 3、单位工程: ?、合格:?所含分部工程的质量全部合格;?质量保证资料应符合本标准的规定;?观感质量评定得分率达到90,以上。 ?质量保证资料应符合本标准的规定; ?观感质量评定得分率达到90,及其以上。 ?、工程分解体系:(见附图) 32 ?、目标体系: 1、目标保证体系: 工序作业质量目标(保证)保证分项目标(保证)分部质量目标(保证)单位工程质量目标。 2、目标体系:由工序作业质量目标完成，首先制定工序作业质量目标，其次制定分项质量目标，再其次制定分部工程质量目标，最后制定单位工程质量目标，这样就形成了一个单位工程的完整的目标体系。 本住宅楼，其目标体系制定如下: ?、这一单位工程，由下列分部工程组成:地基与基础工程、主体结构工程、装饰工程、层面工程、上下水与采暖、电气六个分部工程。 ?、地基与基础分部工程由下列分项组成:挖坑、砂砾垫层、C10砼垫层、条形基础、毛石基础、C30钢筋砼地梁、防潮层、回填土七道分项工程组成。 ?、主体结构分部工程，由下列分项组成:砌体、梁、板、C20构造柱，C20圈梁等分项工程。 ?、装饰分部工程由下列分项组成:一般室内抹灰、外墙抹灰墙面、刷涂料、楼地面、门窗五道分项工程。 ?、屋面分部工程由下列分项组成:屋面找水平、保温层、卷材防水层、瓦屋面四道分项工程组成。 ?、上下水与采暖分部工程由下列分项组成:上水管道安 33 装`上水管道附件与卫生器具安装、采暖管道安装、采暖器附件安装四个分项工程。 ?电气分部工程由下列分项组成:配管及管内穿线、护套配线、电气照明灯具及配电箱安装、接地装置四道分项工程。 3、质量目标制定: ?、首先确定单位工程的质量目标;工程质量目标，就是单位工程的质量评定等级，这个目标，在工程承包合同中已做了明确界定(是合格);其次，规划六个分部工程的质量目标;要明确哪几个分部工程质量必须达到合格标准，才能确保单位工程达到合格。 ?、质量目标制定依据: ?、两个承包合同:工程承包合同中规定的本单位工程的目标;项目经理经营承包合同中明确的质量责任目标; ?、有关法规、标准、定额; ?、有关图纸、招标文件、施工组织设计、资料; ?、生产要素的实际状况与动态; ?、设计要求与有关说明。 ?、以地其基础分部工程为例，其质量目标如下: ?、基础分部工程的分项工程质量目标如下图: ?、其他分部工程的分项工程的质量目标，中标后由项目经理部制定。 ?、目标控制与管理: 34 1、目标控制:项目中在实现所定目标过程中，按预定目标计划实施(也就是将所定目标做为管理活动的中心)，在实施管理的过程中，由于各因素会对之产生干扰，项目经理部就要通过检查，获取目标实施中信息，将之与原目标计划进行比较，发现偏差，采取相应措施纠正偏差，确保目标计划的正常实施，最终获得预定目标计划之实施。这是一种将经济活动和管理活动的任务，转换为具体目标加以实施和控制的主动管理法，它的精华就是以目标来指导行动。 2、实行目标管理或控制，要有两个条件 其一:有一个明确的目标计划体系，如上所述，首先，将施工项目进行分解，形成一个工程分解体系，其次根据工程项目的分解体系，从单位到有关工序制定目标计划，使这形成一个目标计划体系。这样就便于实行目标控制与管理了。 其二:有一个合格的控制与管理体系。我们的控制与管理主体就是项目经理与其相应在的有关作业层(工程队)，直到作业班组，这就形成了一个控制与管理的工作体系。 ?、工程施工体系(生产体系): ?、质量控制与管理体系(组织体系): ?、质量控制与管理法规体系: 3、施工阶段质量控制的全过程: 4、施工阶段质量控制原则: ?、以预防为主，重点做好事前控制，防患于未然，将质 35 量问题消除在萌芽状态; ?、坚持质量标准，严格检查，热情帮助; ?、结合工程特点，结合实际确定控制范围深度与采取的控制方法; ?、尊重事实，尊重科学，以理服人处理质量问题。 5、施工阶段质量控制依据: ?、有关原材料技术标准; ?、有关构配件取样试验标准; ?、有关技术鉴定书; ?、有关操作规程; ?、有关规范及验收标准。 ?、施工阶段工程质量管理与控制方法: 1、有关技术文件的编制与审核: 这是对施工阶段工程质量进行全面管理与控制的重要手段。 ?、审核进入施工现场各分包单位的技术资质证明; ?、编写开工并审核上报; ?、编写#施工方案#或施工组织设计，对确保工程质量有可靠技术措施，审核后上报; ?、编写分部分项工程及重点部位的技术与安全操作要点，并做了全面交底; ?、原材料、构配件取样送验，并审查试验报告; 36 ?、进行图纸会审送签署会审记录; ?、对生产五要素(材料、机械、人员、资金、施工方法与环境)进行事先审查。 2、质量监督与检查: ?、检查内容: ?、开工之前检查:目标是检查是否具备开工条件，开工后能否保证工程质量，能否确保工程连续正常施工。 ?、工序作业检查:检查是否按规范、规程与施工方案，交底文件进行作业; ?、工序交接检查:在自检、交接检、专职检的基础上，对主要工序和对工程质量有重大影响的工序，由有关工长、专职检查员、甲方代表、监理工程师做工序交接验收检查; ?、隐蔽工程检查:凡属隐蔽工程，必须由专职检查员，甲方代表或监理工程师会同一起隐蔽检查验收，并经监理工程师或甲方代表签证后，方能掩盖; ?、停工后再复工前的检查:需经监理工程师或甲方代表检查认可后，方能下复工令复工; ?、分项、分部工程，均应经监理工程师或甲方代表检查认可后，方能下复工令复工; ?、随班跟踪检查:对主要工序容易产生质量事故或通病的工序，专职检查员及有关工长，随班跟踪检查。 ?、检查方法: 37 ?、目测法:看、摸、敲、照 看:根据质量标准，进行外观目测; 摸:手感检查; 敲:以工具敲击，进行音感检查; 照:对暗阴部位以镜子反光检查; ?、实测法:吊、量、套、靠 吊:以托线板、线锤检查垂直度; 量:以测量工具、计量仪表对断在尺寸、轴线、标高、湿度、湿度检查; 套:以方尺套方，辅以塞尺检查; 靠:以直尺辅以塞尺进行检查; ?、试验检查: 必须通过试验，才能对质量进行判断，此时使用此方法。 3、工序的质量控制: 工程项目的施工过程:由一系列相互关联，相互制约的工序所构成。工序的质量是工程项目整体质量的基础。为把工程项目的产品质量管理好，以预防为主，首先就是将工序质量管理好。 工序质量包括两个内容:其一是工序活动条件的质量(即每道工序之投入的五要素:人、材、机、资金、技术)要符合要求;其二是工序活动效果的质量(即每道工序施工完成的工程产品要达到有关质量标准)要符合标准要求。 38 ?、工序质量控制的内容: ?、确定工序质量控制流程: 每道工序完成后(工序产品)?施工自检、互检?会同工长检查验收?通知监理工程师或甲方代表进行工序检查，并办理工序质量验收签证?下道工序施工。 ?、如上所述，工序活动条件，是指影响工程质量的诸要素(五要素)。找出影响工程质量的重要因素，并加以控制，才可达到工序质量控制之目的。 ?、及时检查工序质量，并进行分析判断。 ?、设置工序质量控制点: 质量控制点是指:为了保证工序质量而需要控制的重点或部位，或者是薄弱环节，对设之质量控制点可以首先析其可能赞成质量隐患的原因，再针对隐患原因，制定出对策予以预先控制。 ?、工序质量控制点的设置: 设置工序质量控制点，并对之进行控制，是对工序质量进行预检的有效措施，要根据工程特点、重要性、复杂程度、准确性、质量标准与要求，全面合理的选定质量控制点，它可能是结构复杂的某一工程项目，也可能是技术要求高，施工难度最大的某一结构构件，也可能是某一分部工程，也可能是影响工序质量的某一个环节。技术操作、材料、机械、施工顺序、技术参数、自然条件、工程环节都可以作为质量 39 控制点来设置，主要视其对质量性之影响的大小及危害程度而定。举例如下: ?、人的行为:避免人的行为失误赞成质量事故。对高空、高温、水下、危险作业，易燃易爆作业，吊装作业，动作复杂而快速运转的机械作业，精密度及技术要求高的作业，都应从人的生理缺陷、心理活动、技术能力、思维方法、思想素质等方面进行考核，反复交底，以免由于行为的错误，导致违章作业，产生质量事故; ?、物的状态:有的工序质量控制中，以物的状态为控制重点如施工精密与施工机具有关;如计量不准与计量仪表或计量设备有关，又如主体义叉或多工种密集作业与作业有关等。 ?、材料质量与性能:材料性能与质量直接影响到工程质量。 ?、施工顺序:有的工序作业，必须严格控制相互之间的操作施工顺序，如有违背，将出现对质量不利影响。 ?、技术间歇:有的工序作业，工序之间的技术间歇，其时间性很强，如不严格控制，就会影响工程质量。如砖墙砌筑完成后，一定要有,10D的技术间歇，以便让墙体充分沉陷、稳定、干燥，然后才能抹灰，如违反，立即抹灰，会形成灰面脱落、空鼓。 ?、技术参数:有些技术对数与质量有密切关系，必须 40 严格控制。如:砼配合比，外加剂掺量，夯实土的最佳含水量等。 ?、常见之质量通病:如“渗、漏、泛、堵、壳、裂、砂、锈“等通病的部位，要事先研究消除对策，采取预防措施。 ?、新工艺、新材料、新技术之应用:都必须事先鉴定试验，或虽有鉴定与试验，但本施工单位首次采用，缺乏经验，也应设为质量控制点，严加控制。 ?、质量不够，不合格率较高的产品:这些产品，根据数据统计，表明质量波动较大，不稳定，不合格率较高，应设为质量控制台点，予以控制。 ?、施工阶段质量影响因素(五要素)的控制: (本节只涉及人、材、机、方法、环境五要素，它属于事前控制控制之范畴) 1、人的控制:指直接参与工程实践的组织者、指挥者、操作者。对人进行控制之目的，是避免人的失误，并调动其积极性。其要点如下: ?、人的技术水平:人的技术水平高低，直接影响到工程质量之水平，为此，对技术复杂，难道大，精密要求高的工序操作，要由技术熟练、经验丰富的人来完成。必要时，对其技术水平予以考核。 ?、人的生理缺陷:根据工程特点和作业环境，对人的 41 生理缺陷严加控制。如反应迟钝，应变能力差的人，不能操作快速运行，动作复杂的机械设备等。 ?、人的心理行为:人的心理行为受社会、经济、环境、人际关系之影响，并要接受组织与管理的约束。因为，其劳动态度、注意力、情绪、责任心有不同地点、不同时间有不同变化，为保证质量万无一失，在关键工序和操作上，要控制思想活动，稳定其情绪。 ?、对材料的质量控制: 材料质量工程质量的基础，材料质量不符合要求，不可能干出符合质量标准的工程。所以，对材料质量进行控制，是提高工程质量的重要保证，材料控制要点如下: ?、订货:对主要装饰材料及配件，订货前，需查清生产厂家情况，看样，向甲方提供样品，同意后，才可正式订货。 ?、主要设备:订货前，和甲方和监理工程师提出申请，核实是否符合要求; ?、主要材料进场时，须具备出厂合格证或化验单，或乙方复检单。所有材料必须具备检验单并经监理工程师验证后方可正式使用; ?、所有构配件，皆必须具备厂家批号及出厂合格证; ?、凡标志不清或有质量怀疑的材料，一定进行复试; ?、现场配制的材料，先提出试配要求，一定进行复试; 42 ?、对材料性能、质量标准、适用范围、对施工要求等必须充分了解，慎重选用。如红色大理石或带色纹(红、暗红、金黄色纹)的大理石，因其易风人剥落，不宜用于外装饰。早强三乙醇不能用作抗冻剂等。 3、施工机械的控制: 施工机械对项目的施工进度及质量有着直接影响，从保证施工质量出发，必须从其选型、主要参数、使用操作三方面进行控制; ?、机械的选型: 选择之原则是:因地制宜，因工程制宜，技术上先进，经济上合理，生产上适用，性能上可靠，使用上安全，操作上方便，维修便利。 ?、主要参数: 其性能参数，要能满足施工要求，保证质量要求。如选用超重机械时，必须使其参数能满足超重、超重高度、超重半径的要求。 ?、使用与操作: 合理使用，正确操作，是保证施工质量的主要环节。如超重机械要确保四限位装置齐全(行程、高度、高幅、超荷)。 4、施工方案正确与否，直接影响到项目的进度、质量、成本控制施工方案考虑不妥，会拖延工期、影响质量、增加成本。为此，选定施工方案时，必须结合工程实际，从技术、 43 组织、管理、经济等方面进行全面分析，综合考虑。 5、环境因素控制: 项目施工的环境因素有:技术环境(地质、水文、气象等)，管理环境(质量保证体系、质量制度等)，劳动环境(劳动组合、劳动工具、工作面等)。环境因素对质量之影响具有复杂而多变之特点，因之，对主要采取有效措施加以控制，对环境之控制，又与方案及技术措施有关。 ?、施工阶段的工程预检: 预检是指，工程未施工前所进行的预先检查。审保证质量，防患于未然的有力措施。 ?、建筑物位置、座标、标高:预检座标标准桩、水平桩。 ?、基础工程:预检轴线、标高、预留孔及洞、预埋件位置与数量; ?、砌体工程:预检墙身轴线、楼层标高、砂浆配合比划预留孔洞位置及尺寸; ?、钢筋砼工程:预检模板尺寸、轴线、标高、支撑、预埋件、预留孔等;钢筋型号、规格、数量、锚固长度、焊接、绑扎、保护层等;砼配合比、计量手段、外加剂、养护条件等; ?、主要管线工程:预检标高、位置、坡度、管线等; ?、构配件工程:预检安装位置、型号、标高、支承长 44 度等; ?、电气工程:预检变电配位置、高低压进出口方向、电缆沟位置、标高、送电方向。 ?、成品保护: 对完成品，进行妥善保护，确保质量、顺利竣工。 ?质量与安全组织保证体系 ?质量与安全法规体系 ?工程质量控制体系 ?进度控制系统 45