基于FPGA的简易m序列信号发生器

-9-/2012.03/ 探索与观察 》》 基于FPGA的简易m序列信号发生器 北方工业大学 屈天凯 【摘要】本系统基于FPGA为控制核心，采用EXCD-XC3S500E开发板及模拟电路，完成了简易数字m序列信号发生器的设 计，实现对数字m序列信号的生成与发送。 【关键词】FPGA；m序列信号；曼彻斯特编码 1.论证与比较 数字信号为m序列，m序列发生 器是一种反馈移位型结构的电路， 它由n位移位寄存器加异或反馈网络 组成，反馈多项式为本原多项式。 实现移位寄存器的长与反馈式的编 程选择，即可实现对m序列的控制。 m序列码发生器是一种反馈移位型结 构的电路，它由n位移位寄存器加异 或反馈网络组成，其序列长度M＝ 2n-1 。序列信号发生器一般有两种 结构形式：一种是反馈移位型，另 一种是计数型。 方案一：反馈移位型序列信号 发生器 反馈移位型序列码发生器的结 构框图如图1所示，它由移位寄存器 和组合反馈网络组成，从移存器的某 一输出端可以得到周期性的序列码。 方案二：计数型序列码发生器 计数型序列码发生器结构框图 如图2所示。它由计数器和组合输出 网络两部分组成，序列码从组合输 出网络输出。 综合比较，本次时由于已知 数字信号和伪随机信号各自的f(x) 达式，故采用方案一，采用VHDL硬 件描述语言，在XILINX的开发板上 编程实现产生所要求的数字信号。 2.系统设计 数字信号V为f(x)=1+x^2+x^3+ x^4+x^8的m序列，采用线性移位寄存 器发生器产生数字信号和对应的时钟 信号，要求数据率10～100kbps，步 进值10kbps，其误差绝对值不大于 1％，输出信号为TTL电平。 m序列数字信号是基于FPGA的存 储器结构，采用线性移位寄存器发 生器产生m序列的本原多项式，并且 可以对任意级数的m序列发生器采用 VHDL语言进行编写。其产生原理是m 序列信号发生器是在n级线性移位寄 存器的基础上可以产生多个m序列， 而每一个m序列有对应着一个确定的 反馈函数，m序列线性移位寄存器在 逻辑上仅可用加法器实现。 其反馈函数： 本原多项式f1(x)=1+x^2+x^3+ x^4+x^8 m序列的移位寄存器逻辑反馈： 图1 反馈移位型序列信号发生 器框图 图2 计数型序列码发生器结构框图 图3 反馈移位寄存器逻辑功能图 -10- /2012.03/ 探索与观察》》 f1(x)=x(8)⊕x(4) ⊕x(3)⊕x(2) 反馈移位寄存器的逻辑 功能图如图3所示。 利用VHDL语言进行编 写，实现上述功能，产生 数据率为10～100kbps的方 波，利用基于FPGA的EXCD- XC3S500E开发板按键控制 方波的输出频率，四位二 进制进行键控，时钟间隔 为10kbps。 3.软件设计 3.1 分频程序流程图如 图4所示 3.2 触发器流程 图如图5所示 3.3 顶层文件流 程图如图6所示 按以上流程图用 VHDL硬件描述语言编 写出所用程序。 4.系统测试与分 析结论 产生的m序列数字 信号频率可由按键依 次调试为： 10.000KHz,20.000KHz, 30.012KHz,40.001KHz, 50.001KHz,60.098KHz, 70.030KHz,80.130KHz, 90.255KHz,100.000KHz 符合设计要求，输 出的电压为3.34V，属 于TTL电平。 本文的系统及程序 运行良好，按本文的 方法可以得到简易m序 列信号发生器。 参考文献 [1]《VHDL硬件描述语言与数字逻辑电 路设计》，侯博亨、刘凯、顾新著，西 安：西安电子科技大学出版社，2009 [2]《FPGA嵌入式系统设计》，孟宪 元、钱伟康著，北京：电子工业出版 社，2007 [3]《ISE应用与开发技巧》，李新新、 姜宇柏著，北京：机械工业出版社， 2007 图4 分频程序流程图 图6 顶层文件流程图 图5 触发器流程图