三输入异或门设计论文

三输入异或门设计论文 巢湖学院 《集成电路CAD》课程设计报告 设计目: 三输入异或门电路设计 专业班级: 学 号: 姓 名: 指导教师: 目录 一(电路逻辑功能 ................................................................... 3 1.1电路逻辑图 .......................................................................... 3 1.2、真值表与表达式 ....................................................................... 3 1.3、线路图 ...................................................................................... 4 1.4、ERC验证 ................................................................................... 5 1.5、电路图T-SPICE以及波形图仿真.............................................. 5 二、版图设计 .............................................................................. 6 2.1、总体版图以及DRC验证 ....................... 错误～未定义书签。7 2.2、版图输出T-SPICE以及波形图仿真 .......................................... 7 2.3、版图制作说明........................................ 错误～未定义书签。8 三、三输入异或门版图设计的LVS验证 ......................................... 8 3.1、LVS软件的介绍 .................................................................... 8 3.2、LVS对比结果 .................................... 错误～未定义书签。9 四、三输入异或门版图设计问题讨论 ....... 错误～未定义书签。10 五、结论 ................................................ 错误～未定义书签。11 一(电路逻辑功能 1.1.电路逻辑图 1.2表达式与真值表 表达式: Y,ABC，ABC，ABC，ABC 真值表如下图 B C Y F 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 1.3线路图 1.4、ERC验证 ERC: Electrical Rules Check 电气规则检查，主要是对电路原理图的电学法则进行测试，通常是按照用户指定的物理、逻辑特性经行。 通常在电路原理设计完成之后，网表文件生成之前，设计者需要进行电气法测试。其任务是利用软件测试用户设计的电路，以便找出人为的疏忽，测试完成之后，系统还将自动生成各种可能错误的报告，同时在电路原理图的相应位置上记号，以便进行修正。首先用S-Edit编辑要设计电路的电路图，再将该电路图输出成Spice文件。接着利用T-Spice将电路图模拟并输出成Spice文件，如果模拟结果有错误，再回到S-Edit检查电路图，如果T-Spice无错误，则以L-Edit进行版图设计。用L-Edit进行版图设计后要以DRC功能作设计规则检查，若无违反设计规则，再将版图进行修改直到设计规则检查无误为止。将验证过的版图转化成Spice文件，在利用T-Spice模拟，若有错误，再回到L-Edit修改版图。最后利用LVS将电路图输出的Spice文件与版图转化的Spice文件进行对比，若对比结果不相等，则回去修改L-Edit或S-Edit的图。直到验证无错误 通过电路逻辑图设计与之功能一样，电路图连接好后，再对其进行标注，如输入、输出端口，然后进行ERC验证直到没有错误为止。 1.5电路图T-SPICE以及以及波形图仿真 二、版图设计 2.1、总体版图以及DRC验证 根据刚开始所绘制的电路逻辑图以及线路图，利用L-Edit v13.0软件绘制成所需要的版图，在绘制的过程中要注意各个颜色的图层所代表的意思，在完成版图设计的时候为防止所绘制的版图出现错误，所以应借助版图设计工具的在线设计规则检查(DRC)功能来及时发现存在的问题。将基本的版图绘制好之后，再对版图里的输入、输出端口进行标注，以及电源线和地线，一切就绪之后再对版图进行验证，查找其中的错误，并对其进行修改直到没有错误为止 2.2、输出得到的SPICE文件以及仿真后所得的波形图 根据前面所绘制的版图所输出的SPICE文件，对SPICE文件进行设置，包括加载包含文件、设定电源电压、设定输入信号、分析设定、输出设定。设定好后T-SPICE文件中会多出如下信息。设定好后需保存SPICE文件。 三、三输入异或门版图设计的LVS验证 3.1 LVS检查即Layout Versus Schematics。是一种用使版图和逻辑图相对照，检查各项连接和设计是否与原理图一致。从几何描述提取电路信息的方式称作电路提取或Circuit Extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提 取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件(如晶体管或门)和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。 在进行同或门版图设计的LVS验证之前，必须保证版图设计的ERC、DRC验证没有错误，才能进行验证，验证之前先将LDC对话框里程序的几行命令根据自己前面所做的版图以及电路图进行一定的修改。 3.2、LVS对比结果，如下图所示 四、三输入异或门版图设计问题讨论 , 实验的目的 (1)、熟悉并认识版图设计规则。 ( 2)、熟悉IC制造工艺文件。 ( 3)、熟练运用软件设计电路和版图 , 实验的要求 三输入异或门设计要求 Y,ABC，ABC，ABC，ABC 3 实验问题 本次的课程设计我选择的是三输入异或门的设计，通过查找资料的翻阅以前的课本所绘制的电路图还是很不容易的。在利用Tanner软件绘制版图的过程中，一开始的各个图层的选择以及连接方式出现了一些小的问题，不过整体来说还是比较顺利的完成了版图的设计。而通过这次的课程设计我了解到想要顺利地完成版图的设计，刚开始就必须对设计过程中所需要用到的各个软件有一个全面的了解，并能对各个软件较熟悉的应用。 在进行版图设计的时候对版图的布局也是实验过程中应当注意的地方。布局又包括初始布局和迭代改善两个步骤:?初始布局的作用是提高布局质量及减少下一步重叠改善时的迭代次数。?迭代改善则是对初始布局的设计结果进行优化的过程，它是决定布局质量的关键。布局的目的有:1、确保布线器能够完成布线。2、最小化关键网络的延迟。3、提高芯片的密集度。4、最小化功耗。5、最小化信号间的串扰。6、使估计的互连总长度最小。7、符合关键网络的时序要求8、使互连得拥塞最小。 根据LVS的结果可以看出un-matched为0，说明不匹配的没有。rewiced也为0,size error也为0说明尺寸也没问题。NMOS逻辑块电路的设计:根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路。PMOS逻辑块电路的设计:根据PMOS逻辑“或串与并”的规律构成P逻辑块电路。从而结合电路得到: Y,ABC，ABC，ABC，ABC 即为在绘制版图及电路图过程中所需要用到的表达式 五、结论 根据此实验结果可以看出三输入异或门设计的结果是正确的。 随着电子技术的发展，集成电路的集成度越来越高，计算机辅助设计(CAD)技术也因此成为电路设计不可或缺的有力工具。从微电子学和集成电路设计的理论课程学习到集成电路CAD这种理论加实践的课程学习，还有独立教学的微电子实验课程，我对集成电路设计有了一定的了解和掌握了其基本的内容，同时也掌握了一些集成电路CAD软件的基本使用。 此次专业综合实践可以说是对前段时间所学内容的综合应用实践，通过此次实践，我收获颇多。我选择的课题是四输入与或非门电路图和版图设计，从选择课题到根据课题去找一些相应的资料，我对四输入与或非门原理和应用有了更进一步的了解，也回顾了以前学过数电知识;从实验过程中，我对应用cadence进行电路原理图的波形仿真和版图设计的操作更加熟练了。