测量、识别并消除高速串行通信链路的时钟和数据抖动方案

测量、识别并消除高速串行通信链路的时钟和数据抖 动 摘要：随着新一代串行数据成功地从快速过渡到超高速，人员需要花费大量时间考虑这些高速信 号的模拟设计，只是简单关注 1、0数字域信号远远不能满足实际要求。为了找到潜在的问题并加以解决， 从而避免现场应用出现这些问题，设计人员必须检查实际设计参数。信号完整性(SI)工程师必须降低或消 除时钟抖动对系统性能的影响。本文讨论了典型速率为 1Gbps 或更高速率的高速串行数据链路的简单、实 用的。 引言 高速串行链路的特性取决于 SI 工程师发现问题、理解问题以及解决抖动问题的能力。本文讨论中，我 们假设 PHY (物理层)和 SerDes (串行器-解串器)器件的时钟和数据恢复(CDR)电路与兼容于设备的应用标 准。在串行通信系统中，CDR 从数据流中恢复时钟信号。所以，关键的操作是从串行数据流中提取数据， 并将其与数据发送器时钟同步。 发送器总会在一定程度上造成恢复时钟的抖动，我们假设这种影响极小。为简单起见，假设恢复时钟 的任何明显抖动都将耦合到电缆链路(作为 EMI)或 PCB (作为串扰)。 “抖动传输”、“抖动容差”和“所产生的抖动”是重要的测量指标，而它们对 PHY 和 SerDes 的影响 要比对系统通道的测试影响更大。假设设计中使用的器件满足设备级测试要求。由此，我们将主要考虑整 体系统，寻求一种方法在接收器端可靠采集串行数据，我们将考虑系统通道的特性，而非器件的特性。这 样一个通道(图 1)包括发送器 PHY、FR4 (PCB 材料)、连接器、屏蔽电缆、连接器、FR4 和接收器 PHY。 图 1. 包括 FR4 (PCB 材料)、电缆、连接器以及另一端 FR4 的通信链路 嵌入式电信卡(一块混合信号电路板)用于采集本文涉及的测量数据，该电路是“无线通信单元”的一 部分。无线通信单元通过通用的公共无线接口(CPRI)连接到基站，CPRI 是基站与无线通信单元之间进行数 据传输的新标准。CPRI 的一个物理层包括无线数据(IQ 数据)及管理、控制和同步信息。对于本文介绍的应 用，CPRI 通信工作在速率为 1.2288Gbps 串行链路。然后对该串行链路进行特性分析和测量，阐明本文采 用的抖动测试。 抖动涉及的因素 为了达到高速串行通信接口的性能要求，关键问题是理解抖动指标、找到引起抖动的原因并消除它的 影响。虽然本文的主题不是抖动，但是，在串行通信链路讨论中难免会提及抖动问题。所以，这一章节的 讨论适用于那些对抖动不太熟悉的读者。 抖动定义为信号沿偏离其理想位置的变化，用时间表示。重要的是，抖动指的是数字信号边沿与其理 想位置在时间上没有对准(图 2)。抖动也可以看作是数字信号不希望出现的相位调制。SI 工程师在开始设 计时就必须理解一个基本前提：满足串行链路数据率而不满足其抖动指标要求的接收器无法保证系统的可 靠工作。因此，抖动特性对于确保系统的误码率(BER)处于可接受的水平至关重要。抖动会影响到定时裕量 和同步，同时还会造成其它许多问题。 图 2. 以单脉冲表示，抖动定义为信号边沿的偏差。 作为输出跳变时偏离其理想位置的误差，抖动是衡量串行链路时钟和数据信号非常重要的参数指标。 抖动增大会造成数据误码。值得注意的是，对硬件系统进行任何时域测量也只能达到用于数据采集的采样 信号的水平。 目前的串行通信系统选择在数据流中嵌入时钟信息，而不是采用外部信号触发接收器。因此，必须从 接收到的比特流本身恢复时钟。该功能就是所谓的 CDR，请参考典型的 SerDes 接收器框图(图 3)。然而， 输入信号还不仅仅存在确定性抖动或相位噪声，恢复时钟不能保持与数据准确对准。偏差会造成个体数据 点在时间上偏差不确定。 图 3. 框图所示为一个通用的 SerDes 接收器 为了使 BER 最小，必须对数据流的相位偏差进行适当的时间修正，正是因为这个原因，串行通信标准 都把准确测量抖动指标作为一个重点。抖动通常可以划分为确定性抖动(DJ)和随机抖动(RJ)。由于导致每 种类型抖动的方式不同，需要分别表示。 抖动的两个基本分量：DJ 和 RJ 随机抖动表示没有可识别模板的时钟噪声，为了建模，假设 RJ 遵循高斯概率分布(图 4)。通常，考虑 到其自然特性，RJ 为统计数据，没有边界(用标准方差表示其特性，用 RMS 量表示)。由此提供一个没有样 本大小的 RJ 指标意义不大。然而，大多数设计人员除了测量系统的 RJ 外，对该参数能够做的工作甚少(找 到产生 RJ 的原因非常困难，也超出了本文讨论的范围)。 图 4. 高斯(正态)分布是以最大概率为中心的对称分布 确定性抖动由系统内部的事件产生，表现为“一定程度”上可识别模板的时钟噪声。DJ 通常具有重复 性、持续性和可预测性。此外，它往往由于局部设计存在缺陷造成，例如：电路、布局和传输线。DJ 通常 为非高斯分布，因为它是由于嘈杂的参考层所引起的电源噪声而产生。 确定性抖动又可进一步细分至不同分量：周期性抖动(图 5中的 PJ)、数据抖动(DDJ，即所谓的码间干 扰，或 ISI)、占空比分布抖动(DCDJ)以及其它非相干、与数据绑定的定时抖动。来自其它信号的串扰及靠 近串行数据信号的半导体开关操作、电磁干扰(EMI)和其它不希望的调制，都会导致 PJ。DCDJ 是由于数据 不平衡的跳变(也就是上升和下降时间的不同)造成的，DDJ 是与数据流相干的比特序列抖动(也受通道频响 的影响)?。 图 5. 对于 PJ，时间偏差具有可预测模板。 总体抖动(TJ) 您可能已经料到，TJ 包括随机抖动和确定性抖动(图 6)。*估 TJ 的方法有多种，有些方法将 TJ 分解为 RJ 和 DJ 分量，然后将 RJ 分量乘上一个系数，任何求和。其它方法则通过推算时间间隔误差(TIE)的直方 图求得 TJ。TJ 通常以皮秒或单位间隔(UI)的分数表示，采用峰-峰值，例如，0.2UI 代表抖动为数据眼图 的 20%。 图 6. 系统的总体抖动可能包括图中所示的各种类型(分量) 为了*估系统的总体性能，必须理解抖动类型及其影响。因为抖动会引起定时误差，所以定量分析系统 的全部抖动分量非常重要。然而，在此之前，必须确定抖动源。如上所述，有两种不同类型的抖动源(随机 抖动和确定性抖动)。设计人员很难甚至不能控制嵌入式电路板系统的 RJ 源?，但是，良好的设计习惯有助 于减轻甚至消除 DJ。每种抖动分量都有具体的原因，如表 1所示?。 表 1. 常见抖动源 抖动类型 获得高性能高速串行链路的 6 个步骤 链路特性 这里介绍的链路特性有助于识别、测量时钟和数据的抖动源。方法取决于工程师对抖动源的隔离能力 以及测试方案能够暴露的问题。抖动测试通常需要观察通道上重复测试模板。 所采用的数据模板非常重要，因为反射和 ISI 均取决于噪声源对数据的影响。本文中用来收集绝大多 数图形曲线的测试模板包括一个混合频率的 K28.5 重复序列(所谓的逗号字符：K28.5 = 00111110101100000101)和一个伪随机比特流(PRBS-23)。PRBS 模板为可能在实际数据流量中观察到的不同 比特流提供了很好的扩展，也可以采用其它兼容的测试模板用于抖动*估，包括抖动测试模版(JTPAT)、随 机测试兼容模板(CRPAT)和 JTPAT 兼容模板(CJTPAT)等。 获得准确测量结果的关键在于根据具体应用选择正确的测量设备(例如，示波器和探头)。该方案的第 1步(以及随后的步骤)，信号通过 50Ω传输线通道(包括电缆、连接器和 FR4 PCB)后进行测量。具有宽带、 低容性负载的高性能差分探头焊接到 PCB 尽量靠近 IC 的位置。 第 1 步. 量化随机抖动和确定性抖动(RJ 和 DJ) 首先，观察信号电平。然后，采集链路的测量值，并将其与标准数值进行比较(表 2提供了一个根据 XAUI 规格进行测量的示例，测量的是 PHY 的输入特性)。SI 工程师可针对系统测试标准建立类似的表格。 眼图是*估高速信号完整性的重要测量工具之一。它以真实时钟或重建时钟作为定时参考，将来自多个 单位间隔(UI)的波形重叠在一起。由于眼图能将波形的幅值和时间特性表示为形象的图片，所以是描述抖 动特性的有效方式之一，图 7所示为 XAUI 通道测试得到的眼图。 图 7. 该眼图(XAUI 测试)显示 PHY 装置的输入 利用示波器装载的定时分析软件(例如 Tektronix?的 TDSJIT3)，将示波器设置为“golden PLL”，SI 工程师可设置表 2所列参数，然后采集通道数据流的眼图。随后，可以根据所采用的标准，完善表 2数据 (Golden PLL 是滤除示波器触发抖动的一种方法，由此确保测得的抖动幅值和直方图的任何抖动都来自链 路实际出现的抖动?。 表 2. PHY 输入特性测量(示例) 第 2 步. 测量幅值噪声或电压误差直方图 这一步骤测量幅值噪声，它会引起设计误差。我们将看到 0和 1电平的概率密度函数(PDF)是否为正态 分布(图 8所示为 XAUI链路的 PDF)。直方图中以蓝色表示的随机幅值噪声(红色圆圈内)可以视为正态分布。 SI 工程师亦可利用该图帮助确定是否存在其它信号问题，例如过冲和下冲。如果幅度噪声存在问题(例如 幅值直方图为双峰)，那么极有可能电路板存在功率分配问题。 图 8. 可从眼图中得出电压噪声，如图所示。 第 3 步. 将眼图与“远端”掩模进行比较 在第 3步中，可在一个长数据序列上对接收到的信号进行抖动质量*估。许多抖动*估应用程序都包括 标准掩模，利用其最小闭合尺度确定被测通道的质量。将眼图与接收掩模进行比较，可观察到给定配置下 眼图的闭合度,。眼图应比掩模清晰(图 9a 和图 9b)。 图 a 图 b 图 9. 在 XAUI 通道施加远端掩模测试眼图，可以得到较差的情况(a)和较好的情况(b)。 此时，测试仪还分析眼图上升沿与下降沿的偏差。图 10 示例中，可清晰看到上升沿和下降沿交叉点 没有对准眼图的中心位置(图形中间顶部红圈内的双峰直方图)。双峰直方图说明在通道上存在周期间抖动 或 PJ，直方图亦可表示 DCD 或 ISI 抖动。 图 10. 该数据眼图在交叉点呈现一个双峰直方图 设计人员往往将测试局限于测量 TJ，只能观察到表示 TJ (DJ 和 RJ 混合在一起)的直方图。然而，为 了理解产生抖动的根源并消除其影响，区别各个抖动分量至关重要。由于眼图是直观查看信号幅值和定时 的通用工具，需要通过其它方法才能分离出抖动分量。 下一步，我们通过分析抖动直方图和浴盆曲线分解 TJ 分量。 第 4 步. 分解抖动类型和分量 为了消除系统抖动，必须能够分解出 RJ 和 DJ 分量。利用第 4步介绍的方法，可区分这些抖动类型， 并有助于调试和验证，以及表述系统链路。 现在我们对上面采集到的某些直方图进行分析。 直方图 TJ 直方图是抖动分析最好的视图。正如抖动的两个基本分量：DJ 和 RJ 及图 4所述：为建模需要，假 设 RJ 具有高斯(正态)分布。这就意味着其概率密度函数可由钟形曲线表示。与 PRBS-23 数据相关的 TIE 直 方图请参见图 11a 和图 11b，注意 TJ 直方图亦可是多峰的。 图 11. 典型的抖动直方图，近似为高斯(a)和多峰(b)形状。 图 11a 所示直方图未必理想，但图 11b 中的直方图可明确表示不良设计的问题所在。如图 10 所示，双 峰直方图涉及到上升沿和下降沿交点没有对准中心(有些系统问题会“扰乱”直方图，使其不再是高斯分 布)。双峰直方图通常说明存在较大的 DJ。 当同时存在 DJ 和 RJ 分量时，通常会扩展抖动直方图，不再呈现高斯分布。这种情况下，左、右峰值 之间的差值表示 DJ，交叉点略高于其理想位置。这种情况与给定周期的串扰信号所引起的 DCD 抖动相关。 所以，对于设计者来说，直方图作为眼图的辅助手段是系统分析的重要工具。 浴盆曲线 与直方图一样，浴盆曲线也是一种观察抖动及定时分析的强大工具。浴盆曲线是 BER 在位间隔内与采 样位置的函数关系曲线，表示眼图开度与 BER 的关系(图 12) (在许多串行通信标准中，工作在最大误码率 10-12 已经成为一个实际要求)。正如图 12 所示，DJ 形成浴盆曲线近似平坦的水平部分(金色区域)，而斜 坡部分(蓝色区域)由 RJ 形成。下面的讨论可以看出以下等式成立： 抖动眼图开度 + TJ = 1UI 图 12. 该浴盆曲线表示 BER 与判断时间的关系 测量抖动直方图或浴盆曲线，或测量两者，是为 SI 工程师提供系统抖动信息的基本步骤。然而，任何 测量都不能揭示独立的抖动分量。下一步骤中，我们尝试通过提取抖动分量找寻 DJ 的根源。 第 5 步. 诊断抖动的根源 下面，我们从频域分析抖动，它能将 DJ 分量(也就是 PJ、ISI、DCD 等)表示为清晰的单频杂散频谱(线 谱)，从而方便地判断其抖动源。这些频域视图包括相位噪声曲线、抖动频谱，或者抖动趋势的快速傅里叶 变换(FFT)。 数据 TIE 的抖动频谱 有几种对单个波形测量抖动的方法,其中一种方法是测量 TIE 频谱。TIE 是数字数据传输相对于理想位 置(无抖动)的时间偏差(请参考上述总体抖动部分)。简而言之，TIE 表示时钟的每个有效沿相对于理想位 置的变化。由于 TIE 能够表示随时间非常小的累积抖动?，所以非常重要。 我们返回需要*估的串行链路(图 13 所示为链路上获得的 TIE 抖动频谱)。图中，频谱表示通道在特定 时间的杂散。杂散频谱编号为 F1、F2、F3 和 F4。第一个杂散频谱为 F1 = 61.44MHz (接收到的时钟基频)。 谱线 F2 和 F4 是 F1 的整数倍(谐波)。杂散频谱 F3 为 153.18MHz，看起来似乎该频点与系统没有什么关联， 因为电路板上没有该频率的时钟源。实际上，F3 表示通信卡上两个或多个频率的互调分量。当高速信号交 叉跨越电源/地层时也会产生 F3。高速信号穿过一个分割参考层时，电流回路出现不连续性,从而产生反射。 图 13. 数据的 TIE 频谱显示有 4个明显的 PJ 杂散谱线 谱线分析 为了揭示抖动源，SI 工程师必须对抖动频谱进行谱线分析，从而确定每一抖动源的调制频率。频谱图 表现出独特的杂散谱线。可利用以下方法分割特定的 DJ 分量： 分割 PJ 串行数据通道偶尔表现为很好的直方图(高斯分布)，而相同链路的 TIE 频谱则显现出一些杂散谱线。 这意味着小的 PJ 会被淹没在 RJ 中，而在 TJ 直方图上看不到。所以，通过谱分析消除所有抖动源是值得的， 哪怕是抖动指标尚未超出技术的要求。 图 13 频谱分析中，F3 视为不希望产生的调制成份。正是这种互调(例如,由于 EMI 或串扰引起)导致了 PJ 的产生。PJ 表现为一个固定频率,交叉耦合也会产生这种互调，例如，耦合到数据或系统时钟的电源模 块的开关噪声。 隔离占空比失真(DCD) DCD 指数字传输的上升和下降时间之差，以及上述器件开关门限的波动。DCD 是差分输入之间的电压偏 移和系统上升、下降时间之差导致的。例如，图 9中的上升和下降沿没有对准中间位置。SI 工程师可尝试 利用一个高频模板，例如 D21.5 (1010101010...)，作为系统的激励，从而分割出 DCD。一旦显示出 DCD 而 消除了 ISI，表明模板有效。 分割 ISI 常见的 DDJ 来源是串行数据传输中信号通路的频率响应。ISI 是一种典型的 DDJ，在包括电缆、连接器 在内的信号通路产生，受 FR4 PCB 材料损耗的影响。由于 ISI 通常是发送器或信号通路的带宽限制造成的， 所以信号中有限的上升和下降时间会造成数据位的幅值波动? 。DDJ 的另一个主要来源是不恰当的总线端 接造成信号通路的阻抗不匹配。端接不匹配的传输线路引起的反射会造成传输信号的延迟和/或衰减。 第 6 步. 优化 Tx 预加重和 Rx 均衡 PCB 上 FR4 引线损耗造成的信号衰减幅度与信号速度、传输介质的长度有关。简而言之，开关频率越 高，FR4 损耗越严重。预加重和均衡可减轻信号衰减、劣化的影响，有助于恢复原始信号。这一步的链路 优化不仅适用于支持发送器预加重和接收器均衡的 PHY 装置，而且还适用于预加重和均衡分离 IC，这些 IC 可以用来补偿 FR4 造成的传输损耗。第 6步适用于具备调节 SerDes/PHY 装置的预加重和均衡水平的设计。 所以，我们假设被测系统具有这样的功能。 优化预加重 预加重是一种信号改进技术，能够电缆远端(接收器端)扩大眼图模板的开度。通常，预加重可通过增 大特定频率信号相对于其它频率(通常较低)信号的幅值提高传输信号的质量。关键是找到设计的最佳预加 重设置。 对于支持不同预加重水平的 SerDes 和 PHY 装置，SI 工程师可以尝试不同预加重水平，并选择具有最 佳眼图或能够达到 10-12 BER 或更佳水平的预加重设置。也可以利用预加重驱动器 IC，例如 MAX3982，参 照接收器端的眼图开度和 ISI 抖动手动调节发送器，从而优化性能。 相对于 SerDes/PHY 装置的嵌入式方案，分离式预加重 IC 略有优势：测试者可利用一台示波器捕获接 收器输入端的眼图，并快速查看信号质量的改善。简而言之，眼图开度越宽，质量越好。所以，SI 工程师 应该采用最少的预加重获得最优的眼图开度。原则是：不要采取过大的预加重。最优设置应该有助于改善 通道的总体抖动性能。 优化均衡 除了增加预加重外，还可以通过接收器端的均衡优化设置降低 ISI 的影响。均衡器可消除和/或克服波 形通过 PCB 引线和电缆时产生的高频衰减效应。接收器的均衡电路对接收到的信号进行恢复，补偿 PCB 材 料的介质损耗和趋肤效应造成的信号衰减，以及电缆的高频损耗。 实际测试中，如果均衡电路直接嵌入 SerDes 或 PHY 装置，将很难*估该功能的效果。外部接收均衡器 IC，例如 MAX3784，则能够在示波器上快速观察接收器均衡的效果(完全不同于 SerDes 的 BER 测试)。图 14 所示为 5Gbps 速率下，MAX3784 均衡器输入在均衡前、后的眼图。测量在 FR4 PCB 板上进行，采用 40in、6 mil 引线(带状线)。 图 14. 均衡器输入处的眼图显示均衡后(b)比均衡前(a)有明显改善 链路性能 发送端的预加重有助于降低数据符号间串扰，接收端的均衡也有助于实现类似结果，如图 14 所示。预 加重和均衡配合使用，是当前降低或克服串行传输链路介质损耗的重要途径。 另外，采用多大的预加重和/或均衡取决于具体的应用和信号通路。盲目地为系统设置过强的预加重或 均衡会对系统产生负面影响。SI 工程师必须通过测量信号质量确定预加重和均衡水平。Maxim 提供多种适 用于电路板和电缆信号传输的预加重、均衡器 IC。这些器件覆盖了从 1Gbps (MAX3803)到 12.5Gbps (MAX3804)，更多信息请参阅图 15 以及网站：china.maxim-ic.com/equalizerSolutions。 图 15. 预加重/均衡器 IC 选型指南，器件按数据速率和信号通路长度列出，适用于电路板和电缆传输。 结论 设计新一代高速数字系统时，必须满足抖动指标或抖动容限要求。只有理解抖动及其原因才能设计出 高性能的系统。将 TJ 准确地分解为 RJ 和 DJ，并将 DJ 进一步分解为 PJ、DCD、ISI，有助于分别处理各项 抖动，满足相应的串行通信标准。理解抖动的复杂性对于提供诊断信息、从而改善设计也非常重要。 为了获得市场竞争优势，设计人员必须确保其系统工作正常，同时，还必须了解什么情况会导致系统 工作不正常。本文对传输链路的分析(参见图 16)通过识别抖动及抖动源，帮助改善系统性能，改善信号完 整性。 图 16. 用于测量、识别并消除时钟、数据抖动的 6个步骤。