实验6 结构化设计8位全减器

实验6 结构化设计8位全减器 1 实验目的:利用Quartus II设计8位全减器,掌握Verilog HDL层次化设计的。 2 实验原理:一个8位全减器可以由8个1位全减器构成,1位全减器间的借位可以串行方式实现,即将低位全减器的借位输出bout与相邻的高位全减器的最低借位输入信号bin相接。利用Verilog HDL的实例化语句实现模块重用,进行层次设计。 3 实验内容1:建立工程,参考4.1.5节完成1位半减器的连续赋值方式的设计。 3.1 给出1位半减器的真值表,写出输出表达式; 3.2 编写1位半减器的Verilog HDL代码,保存(注意模块名和文件名要一致),将其 设置为工程的顶层文件。全程编译。 3.3 自行设计合理的波形并仿真,结果。 4 实验内容2:参考4.1.5节完成1位全减器的连续赋值方式的设计。 3.1 给出1位半减器的真值表,写出输出表达式; 3.2 编写1位半减器的Verilog HDL代码,保存(注意模块名和文件名要一致),将其 设置为工程的顶层文件。全程编译。 3.3 自行设计合理的波形并仿真,记录结果。 3.4 利用上面设计的1位半减器,参照例4-9,进行实例化设计1位全减器,编写Verilog HDL代码,保存,将其设置为工程的顶层文件。全程编译。 3.5 自行设计合理的波形并仿真,记录结果。 5 实验内容3:再次设计更高层次的8位加法器,利用以上获得的1位全减器实例化构成8位全减器。 5.1 编写Verilog HDL代码,保存,将其设置为工程的顶层文件。全程编译。 5.2 自行设计合理的波形并仿真,记录结果。要求波形中包含:被减数为学号的后两 位,减数为任意大于被减数的数。 6 实验报告要求:将实验目的、原理、内容写进实验报告。根据以上的实验内容写出实验报告,包括设计代码、程序、软件编译、仿真波形图及其分析报告。要求详细叙述8位加法器的设计;给出各层次的代码及其对应的仿真波形图。给出减法的时序分析情况,分析此加法器的工作速度。实验报告要求手写。 随堂操作 思考题: 总结Verilog HDL的层次化设计方法,实例化语句在层次化设计中的作用。 层次化级联借位设计的8位减法器和仿照例4-11设计的8位减法器有什么区别。