移位寄存单元、移位寄存器、显示面板和显示装置

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN111243482A(43)申请公布日2020.06.05(21)申请号202010101577.7(22)申请日2020.02.19(71)申请人厦门天马微电子有限公司地址361101福建省厦门市翔安区翔安西路6999号(72)发明人吴昊　吴薇　(74)专利代理机构北京品源专利代理有限公司11332代理人巩克栋(51)Int.Cl.G09G3/20(2006.01)G11C19/28(2006.01)权利要求3页说明书14页附图15页(54)发明名称移位寄存单元、移位寄存器、显示面板和显示装置(57)摘要本发明公开了一种移位寄存单元、移位寄存器、显示面板和显示装置，该移位寄存单元包括移位模块、使能模块、信号转换电路和至少一个时钟信号输入端；其中，至少移位模块包括第一反相器；该第一反相器包括P型第一晶体管和N型的第二晶体管；第一晶体管的第一电极接收高电平信号；第二晶体管的第二电极接收低电平信号；第一晶体管的栅极和第二晶体管的栅极为第一反相器的输入端；第一晶体管的第二电极和第二晶体管的第一电极为第一反相器的输出端；信号转换电路分别与时钟信号输入端、第一晶体管的栅极以及第二晶体管的栅极电连接，以升高输入至第一晶体管的栅极的时钟信号的电位，和/或降低输入至第二晶体管的栅极的时钟信号的电位。CN111243482ACN111243482A权　利　要　求　书1/3页1.一种移位寄存单元，其特征在于，包括：移位模块和使能模块；所述移位模块用于接收并锁存移位信号；所述使能模块与所述移位模块电连接；所述使能模块用于根据所述移位信号产生栅极驱动信号；其中，至少所述移位模块包括第一反相器；所述第一反相器包括第一晶体管和第二晶体管；所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的第一电极与高电平信号电连接，所述第一晶体管的第二电极与所述第二晶体管的第一电极电连接；所述第二晶体管的第二电极与低电平信号电连接；所述第一晶体管的栅极和所述第二晶体管的栅极为所述第一反相器的输入端；所述第一晶体管的第二电极和所述第二晶体管的第一电极为所述第一反相器的输出端；所述移位寄存单元还包括信号转换电路和至少一个时钟信号输入端；所述时钟信号输入端用于接收时钟信号，且不同的时钟信号输入端接收的时钟信号不同；所述信号转换电路分别与所述时钟信号输入端、所述第一晶体管的栅极以及所述第二晶体管的栅极电连接；所述信号转换电路用于升高输入至所述第一晶体管的栅极的所述时钟信号的电位，和/或用于降低输入至所述第二晶体管的栅极的所述时钟信号的电位。2.根据权利要求1所述的移位寄存单元，其特征在于，所述信号转换电路包括至少一个第一二极管和至少一个第二二极管；其中，各所述第一二极管依次串联；所述第一二极管的阳极与所述第一晶体管的栅极电连接，所述第一二极管的阴极与所述时钟信号输入端电连接；各所述第二二极管依次串联；所述第二二极管的阳极与所述第二晶体管的栅极电连接，所述第二二极管的阴极与所述时钟信号输入端电连接。3.根据权利要求1所述的移位寄存单元，其特征在于，所述信号转换电路包括第一电阻和第二电阻；所述第一电阻的第一端与所述时钟信号输入端电连接，所述第一电阻的第二端与所述第一晶体管的栅极电连接；所述第二电阻的第一端与所述时钟信号输入端电连接，所述第二电阻的第二端与所述第二晶体管的栅极电连接；其中，所述第一晶体管的阈值电压为Vth1，所述第二晶体管的阈值电压为Vth2，所述第一电阻的分压值为V1，所述第二电阻的分压值为V2；其中，V1＞|Vth1|，V2＞Vth2。4.根据权利要求1所述的移位寄存单元，其特征在于，所述信号转换电路包括负载单元；所述负载单元的第一端与所述时钟信号输入端电连接，所述负载单元的第二端与所述第一晶体管的栅极和所述第二晶体管的栅极电连接；其中，所述负载单元的第一端与所述负载单元的第二端的电势差大于所述第二晶体管的阈值电压。5.根据权利要求4所述的移位寄存单元，其特征在于，所述负载单元包括至少一个第三电阻；所述第三电阻的第一端与所述时钟信号输入端电连接，所述第三电阻的第二端与所述2CN111243482A权　利　要　求　书2/3页第一晶体管的栅极和所述第二晶体管的栅极电连接。6.根据权利要求4所述的移位寄存单元，其特征在于，所述负载单元包括至少一个第三二极管；各所述第三二极管依次串联；所述第三二极管的阳极与所述时钟信号输入端电连接；所述第三二极管的阴极与所述第一晶体管的栅极和所述第二晶体管的栅极电连接。7.根据权利要求1所述的移位寄存单元，其特征在于，所述信号转换电路包括第一开关单元、第二开关单元、第三开关单元、第四开关单元和耦合电容；所述第一开关单元电连接于所述耦合电容的第一端与所述时钟信号输入端之间；所述第二开关单元电连接于所述耦合电容的第二端与所述时钟信号输入端之间；所述耦合电容的第一端与所述第一晶体管的栅极和所述第二晶体管的栅极电连接；所述第三开关单元电连接于所述耦合电容的第二端和所述低电平信号之间；所述第四开关单元电连接于所述耦合电容的第二端和所述高电平信号之间；所述第一开关单元用于在第一阶段和第三阶段时导通，以将所述第一阶段的或第三阶段的所述时钟信号输入端的时钟信号写入所述耦合电容的第一端；所述第二开关单元用于在第二阶段和第四阶段时导通，以将所述第二阶段或所述第四阶段的所述时钟信号输入端的时钟信号写入所述耦合电容的第二端，抬高或降低所述耦合电容的第一端的电位；所述第三开关单元用于在所述第一阶段时导通，以将所述低电平信号写入所述耦合电容的第二端；所述第四开关单元用于在所述第三阶段时导通，以将所述高电平信号写入所述耦合电容的第二端其中，所述第一阶段和所述第二阶段为所述时钟信号的上升沿阶段，所述第三阶段和所述第四阶段为所述时钟信号的下降沿阶段，且所述第二阶段和所述第三阶段位于所述第一阶段和所述第四阶段之间。8.根据权利要求7所述的移位寄存单元，其特征在于，所述第一开关单元包括第三晶体管，所述第二开关单元包括第四晶体管，所述第三开关单元包括第五晶体管，所述第四开关单元包括第六晶体管；所述第三晶体管的第一电极与所述时钟信号输入端电连接，所述第三晶体管的第二电极与所述耦合电容的第一端电连接；所述第三晶体管的栅极接收第一栅极控制信号电连接；所述第四晶体管的第一电极与所述时钟信号输入端电连接，所述第四晶体管的第二电极与所述耦合电容的第二端电连接，所述第四晶体管的栅极接收第二栅极控制信号；所述第五晶体管的第一电极与所述低电平信号电连接，所述第五晶体管的第二电极与所述耦合电容的第二端电连接，所述第五晶体管的栅极接收第三栅极控制信号；所述第六晶体管的第一电极与所述高电平信号电连接，所述第六晶体管的第二电极与所述耦合电容的第二端电连接，所述第六晶体管的栅极接收第四栅极控制信号。9.根据权利要求8所述的移位寄存单元，其特征在于，所述第一栅极控制信号与所述第二栅极控制信号为同一栅极控制信号。所述第三晶体管为N型晶体管，所述第四晶体管为P型晶体管；或者，所述第三晶体管为P型晶体管，所述第四晶体管为N型晶体管。3CN111243482A权　利　要　求　书3/3页10.根据权利要求1～9任一项所述的移位寄存单元，其特征在于，还包括：缓冲器和栅极驱动信号输出端；所述缓冲器电连接于所述使能模块与所述栅极驱动信号输出端之间；所述缓冲器用于增加所述使能模块输出的所述栅极驱动信号的驱动能力，并通过所述栅极驱动信号输出端输出。11.根据权利要求1～9任一项所述的移位寄存单元，其特征在于，还包括：重置信号输入端和重置单元；所述重置单元电连接于所述重置信号输入端和所述移位模块之间；所述重置单元用于在所述重置信号输入端的重置信号的控制下，重置所述移位模块的移位信号。12.一种移位寄存器，其特征在于，包括：权利要求1～11任一项所述的移位寄存单元。13.根据权利要求12所述的移位寄存器，其特征在于，包括N个所述移位寄存单元；N个所述移位寄存单元级联设置；其中，N为正整数；其中，第一级所述移位寄存单元的移位模块接收并锁存启动信号，第二级至第N级所述移位寄存单元中的每一级移位寄存单元的移位模块接收并锁存上一级移位寄存单元中的移位模块输出的移位信号。14.一种显示面板，其特征在于，包括：多条扫描线以及权利要求12～13任一项所述的移位寄存器；其中，所述移位寄存器中各所述移位寄存单元的输出端分别与一条所述扫描线连接。15.一种显示装置，其特征在于，包括权利要求14所述的显示面板。4CN111243482A说　明　书1/14页移位寄存单元、移位寄存器、显示面板和显示装置技术领域[0001]本发明实施例涉及显示技术领域，尤其涉及移位寄存单元、移位寄存器、显示面板和显示装置。背景技术[0002]显示面板包括显示区和围绕显示区的非显示区，显示区设置有多条数据线和多条扫描线，且扫描线和数据线交叉限定相应的像素。在显示面板显示一帧画面时，会依次向显示面板的各条扫描线输入相应的扫描信号，以使数据信号能够通过相应的数据线写入至显示区的相应的像素中，而通过扫描线输入至各像素的扫描信号会由栅极驱动电路提供。[0003]栅极驱动电路通常包括多个级联的移位寄存单元，每一移位寄存单元包括多个时钟信号输入端，在多个时钟信号输入端输入的时钟信号以及上一级移位寄存单元输出的移位信号的控制下，移位寄存单元输出相应的扫描信号。其中，移位寄存单元的时钟信号会通过相应的时钟信号线传输至移位寄存单元。当时钟信号线较多时，会增加显示面板的边框面积。现有技术中，通过在移位寄存单元中设置反相器，能够在时钟信号线传输的时钟信号通过反相器时，转换为与时钟信号线传输的时钟信号相反的时钟信号，此时无需设置相反的时钟信号所需的时钟信号线，减少时钟信号输出引脚以及时钟信号线的数量。[0004]但是，由于采用时钟信号线传输时钟信号时，会使传输至移位寄存单元的时钟信号具有一定的延迟，从而在通过反相器时，使得反相器中产生贯穿电流，从而增加功耗，同时会损坏反相器。发明内容[0005]本发明提供一种移位寄存单元、移位寄存器、显示面板和显示装置，以减小反相器中存在贯穿电流的时间，进而降低移位寄存单元的功耗。[0006]第一方面，本发明实施例提供了一种移位寄存单元，包括：移位模块和使能模块；[0007]所述移位模块用于接收并锁存移位信号；[0008]所述使能模块与所述移位模块电连接；所述使能模块用于根据所述移位信号产生栅极驱动信号；[0009]所述移位模块至少包括第一反相器；所述第一反相器包括第一晶体管和第二晶体管；所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管；所述第一晶体管的第一电极与高电平信号电连接，所述第一晶体管的第二电极与所述第二晶体管的第一电极电连接；所述第二晶体管的第二电极与低电平信号电连接；所述第一晶体管的栅极和所述第二晶体管的栅极为所述第一反相器的输入端；所述第一晶体管的第二电极和所述第二晶体管的第一电极为所述第一反相器的输出端；[0010]所述移位寄存单元还包括信号转换电路和至少一个时钟信号输入端；[0011]所述时钟信号输入端用于接收时钟信号，且不同的时钟信号输入端接收的时钟信号不同；5CN111243482A说　明　书2/14页[0012]所述信号转换电路分别与所述时钟信号输入端、所述第一晶体管的栅极以及所述第二晶体管的栅极电连接；所述信号转换电路用于升高输入至所述第一晶体管的栅极的所述时钟信号的电位，和/或用于降低输入至所述第二晶体管的栅极的所述时钟信号的电位。[0013]第二方面，本发明实施例还提供了一种移位寄存器，包括上述移位寄存单元。[0014]第三方面，本发明实施例还提供了一种显示面板，包括上述移位寄存器。[0015]第四方面，本发明实施例还提供了一种显示装置，包括上述显示面板。[0016]本发明实施例的技术，通过在移位寄存单元的第一反相器和时钟信号输入端之间设置信号转换电路，该信号转换电路能够升高输入至第一晶体管的栅极的时钟信号，和/或降低第二晶体管的栅极的时钟信号，以缩小第一晶体管和第二晶体管同时导通的电压范围，从而降低第一晶体管和第二晶体管同时导通产生的贯穿电流的功耗，以及削弱贯穿电流对反相器的性能的影响，进而有利于降低移位寄存单元的功耗，提升移位寄存单元的性能。附图说明[0017]图1为一种反相器的结构示意图；[0018]图2是本发明实施例提供的一种移位寄存单元的结构示意图；[0019]图3是本发明实施例提供的又一种移位寄存单元的结构示意图；[0020]图4是本发明实施例提供的一种信号转换电路的结构示意图；[0021]图5是本发明实施例提供的又一种信号转换电路的结构示意图；[0022]图6是本发明实施例提供的又一种信号转换电路的结构示意图；[0023]图7是本发明实施例提供的又一种信号转换电路的结构示意图；[0024]图8是本发明实施例提供的又一种信号转换电路的结构示意图；[0025]图9是本发明实施例提供的又一种信号转换电路的结构示意图；[0026]图10是本发明实施例提供的又一种信号转换电路的结构示意图；[0027]图11是与图10对应的一种信号转换电路的驱动时序图；[0028]图12是本发明实施例提供的一种移位寄存单元的电路结构示意图；[0029]图13与图12对应的一种移位寄存单元的驱动时序图；[0030]图14是本发明实施例提供的又一种移位寄存单元的结构示意图；[0031]图15是本发明实施例提供的又一种移位寄存单元的电路结构示意图；[0032]图16是本发明实施例提供的一种移位寄存器的结构示意图；[0033]图17为本发明实施例提供的一种显示面板的结构示意图；[0034]图18是本发明实施例提供的一种显示装置的结构示意图。具体实施方式[0035]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。[0036]图1为一种反相器的结构示意图。如图1所示，反相器001包括N型的晶体管N01和P型的晶体管P01。其中，N型的晶体管N01的栅极和P型晶体管P01的栅极均为反相器001的输6CN111243482A说　明　书3/14页入端I01，N型晶体管N01的第一电极和P型晶体管P01的第二电极均为反相器001的输出端，并且P型晶体管P01的第一电极接收高电平信号，而N型晶体管N01的第二电极接收低电平信号。由于N型晶体管N01的栅极为高电平信号时，该N型晶体管N01的第一电极与其第二电极导通；而P型晶体管P01的栅极为低电平信号时，P型晶体管P01的第一电极与其第二电极导通；因此，当反相器001的输入端I01输入低电平信号时，即P型晶体管P01的栅极和N型晶体管N01的栅极均为低电平信号，此时P型晶体管P01的第一电极与其第二电极导通，以使P型晶体管P01的第一电极的高电平信号传输至P型晶体管P01的第二电极，即反相器001的输出端O01输出高电平信号；而当反相器001的输入端I01输入高电平信号时，P型晶体管P01的栅极和N型晶体管N01的栅极均为高电平信号，此时N型晶体管N01的第一电极与其第二电极导通，以使N型晶体管N01的第二电极的低电平信号传输至N型晶体管N01的第一电极，即反相器001的输出端O01输出低电平信号。如此，当反相器001的输入端输入高电平信号时，反相器001的输出端就会输出低电平信号；而反相器001的输入端输入低电平信号时，反相器001的输出端就会输出高电平信号。[0037]显示面板的移位寄存器的各移位寄存单元中通常设置有反相器001，该反相器001的输入端I01接收时钟信号线传输的时钟信号，并能够输出与该时钟信号线传输的时钟信号相反的信号。示例性的，传输至移位寄存器单元中反相器001的输入端I01的时钟信号可在-7V～8V之间变化，以满足反相器001中N型晶体管N01和P型晶体管P01的导通要求，使得反相器001能够输出与时钟信号相反的信号。[0038]但是，当传输至移位寄存器单元中反相器001的输入端I01的时钟信号可在-7V～8V之间变化时，反相器001的N型晶体管N01可在该反相器001的输入端I01接收的时钟信号为-5.5V～8V时导通，而反相器001的P型晶体管P01可在该反相器001的输入端I01接收的时钟信号为-7V～6.5V时导通。如此，当时钟信号在-5.5V～6.5V之间变化时，反相器001的N型晶体管N01和P型晶体管P01同时导通，使得P型晶体管P01的第一电极接收的高电平信号与N型晶体管N01的第二电极接收的低电平信号之间形成回路，从而在反相器001的内部产生贯穿电流，影响反相器001的性能，同时会产生不必要的功耗，进而影响显示面板的显示性能，以及提升显示面板的功耗。[0039]为解决上述技术问题，本发明实施例提供一种移位寄存单元，该移位寄存器单元包括移位模块和使能模块；该移位模块用于接收并锁存移位信号；使能模块与移位模块电连接，该使能模块用于根据移位信号产生栅极驱动信号。其中，至少移位模块包括第一反相器；该第一反相器包括第一晶体管和第二晶体管；第一晶体管为P型晶体管，第二晶体管为N型晶体管，且第一晶体管的第一电极与高电平信号电连接，第一晶体管的第二电极与第二晶体管的第一电极电连接，第二晶体管的第二电极与低电平信号电连接；第一晶体管的栅极和第二晶体管的栅极为第一反相器的输入端；第一晶体管的第二电极和第二晶体管的第一电极为第一反相器的输出端；该移位寄存单元还包括信号转换电路和至少一个时钟信号输入端；该时钟信号输入端用于接收时钟信号，且不同的时钟信号输入端接收的时钟信号不同；信号转换电路分别与时钟信号输入端、第一晶体管的栅极和第二晶体管的栅极电连接；该信号转换电路用于升高输入至第一晶体管的栅极的时钟信号的电位，和/或用于降低输入至第二晶体管的栅极的时钟信号的电位。[0040]采用上述技术方案，通过在移位寄存单元的第一反相器和时钟信号输入端之间设7CN111243482A说　明　书4/14页置信号转换电路，该信号转换电路能够升高输入至第一晶体管的栅极的时钟信号，和/或降低第二晶体管的栅极的时钟信号，以缩小第一晶体管和第二晶体管同时导通的电压范围，从而降低第一晶体管和第二晶体管同时导通产生的贯穿电流的功耗，以及削弱贯穿电流对反相器的性能的影响，进而有利于降低移位寄存单元的功耗，提升移位寄存单元的性能。[0041]以上是本发明的核心思想，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。以下将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。[0042]在本发明实施例中，移位寄存单元至少包括移位模块和使能模块，且至少移位模块包括第一反相器；同时，在使能模块能够实现相应功能的前提下，该使能模块也可以包括第一反相器，本发明实施例对此不作具体限定。为便于描述，本发明实施例以移位模块包括第一反相器为例进行示例性的说明。[0043]图2是本发明实施例提供的一种移位寄存单元的结构示意图。如图2所示，移位寄存单元100包括信号转换电路30、移位模块10、使能模块20以及至少一个时钟信号输入端(CKV1)。各时钟信号输入端(CKV1)接收不同的时钟信号，以使移位模块接收并锁存移位信号，并使使能模块根据移位信号产生栅极驱动信号。[0044]移位模块10包括第一反相器11，该第一反相器11包括P型的第一晶体管M1和N型的第二晶体管M2；其中，第一晶体管M1的第一电极接收高电平信号VGH，第二晶体管M2的第二电极接收低电平信号VGL，且第一晶体管M1的栅极和第二晶体管M2的栅极均为第一反相器11的输入端，第一晶体管M1的第二电极和第二晶体管M2的第一电极均为第一反相器11的输出端。如此，当第一晶体管M1的栅极电位Vg1VGL+Vth2时，第二晶体管M2的第一电极与其第二电极导通，第一反相器11的输出端可输出低电平信号VGL。其中，Vth1为第一晶体管M1的阈值电压，Vth2为第二晶体管M2的阈值电压。[0045]当时钟信号输入端CKV1输入的时钟信号CK1的取值范围为a0V时，时钟信号输入端CKV1的时钟信号CK1通过第一电阻R1输入第一晶体管M1的栅极，使得第一晶体管M1的栅极电位在[VGL+V1，VGH-V1]的范围内变化；同样的，时钟信号输入端CKV1的时钟信10CN111243482A说　明　书7/14页号CK1通过第二电阻R2输入第二晶体管关M2的栅极，会使得第二晶体管M2的栅极电位在[VGL+V2，VGH-V2]的范围内变化。即在时钟信号输入端CKV1的时钟信号CK1大于0V时，信号转换电路10能够使时钟信号输入端CKV1的时钟信号降低后输入至第一晶体管M1和第二晶体管M2的栅极；而在时钟信号输入端CKV2的时钟信号CK2小于0V时，信号转换电路10能够使时钟信号输入端CKV1的时钟信号CK1升高后输入至第一晶体管M1和第二晶体管M2的栅极。[0056]当第一晶体管M1的阈值电压为Vth1，第二晶体管M2的阈值电压为Vth2时，若将时钟信号端CKV1的时钟信号CK1直接输入至第一晶体管M1的栅极和第二晶体管M2的栅极，则第一晶体管M1和第二晶体管M2同时导通的范围为[VGL+Vth2，VGH+Vth1]。而对于时钟信号输入端CKV1的时钟信号C看1通过第一电阻R1和第二电阻R2后分别输入至第一晶体管M1的栅极和第二晶体管M2的栅极情况，由于第一电阻R1的分压值V1大于Vth1，第二电阻R2的分压值大于Vth2，且第一晶体管M1为P型晶体管，即Vth1<0V，第二晶体管M2为N型晶体管，即Vth2>0V，因此第一晶体管M1的栅极电位Vg1在[VGL+V1，VGH-V1]的范围内导通第二晶体管M2的栅极电位Vg2在[VGL+V2，VGH-V2]的范围内导通。当V1大于|Vth1|，V2大于Vth2时，VGH-V1小于VGH+Vth1，VGL+V2大于VGL+Vth2；当V1等于V2时，第一晶体管M1和第二晶体管M2同时导通的电压范围为[VGL+Vth2，VGH-V1]，该范围[VGL+Vth2，VGH-V1]包含在[VGL+Vth2，VGH+Vth1]范围内，如此，缩小了第一晶体管M1和第二晶体管M2同时导通的电压范围，有利于降低因贯穿电流的存在而产生的功耗，从而能够提高移位寄存单元的性能。[0057]需要说明的是，在能够实现本实施例中信号转换电路的功能的前提下，本对第一电阻R1的压降值V1与第二电阻R2的压降值V2是否相同，不做具体限定。同时，在能够实现本实施例中信号转换电路的功能的前提下，该信号转换电路可以包括多个第一电阻和多个第二电阻，本发明实施例对此不作具体限定。[0058]可选的，图6是本发明实施例提供的又一种信号转换电路的结构示意图。如图6所示，信号转换电路30包括负载单元31；该负载单元31的第一端与时钟信号输入端CKV1电连接，负载单元31的第二端与第一晶体管M1的栅极和第二晶体管M2的栅极电连接；其中，负载单元31的第一端与负载单元31的第二端的电势差大于第二晶体管M2的阈值电压。此时，时钟信号输入端CKV1的时钟信号CK1通过负载单元31后会向0V靠近，或发生压降。[0059]具体的，时钟信号输入端CKV1的时钟信号CK1通过负载单元31后会向0V靠近，即当负载单元31两端的电势差为ΔV，时钟信号输入端CKV1的时钟信号CK1在[VGL，VGH]的范围内变化时，第一晶体管M1的栅极电位和第二晶体管M2的栅极电位可在[VGL+ΔV，VGH-ΔV]的范围内变化。由于负载单元31两端的电势差大于第二晶体管M2的阈值电压Vth2，因此当第一晶体管M1的阈值电压Vth1的绝对值|Vth1|等于第二晶体管M2的阈值电压Vth2时，VGL+ΔV大于VGL+Vth2，VGH-ΔV小于VGH+Vth1。如此，第一晶体管M1的栅极电位和第二晶体管M2的栅极电位的变化范围[VGL+ΔV，VGH-ΔV]在[VGL+Vth2，VGH+Vth1]的范围内，即相较于现有技术，缩小了第一晶体管M1和第二晶体管M2同时导通的电压范围，有利于降低移位寄存单元的功耗，提高移位寄存单元的性能。[0060]示例性的，对于时钟信号输入端CKV1的时钟信号CK1通过负载单元31后会向0V靠近的情况，该负载单元可以包括至少一个第三电阻。图7是本发明实施例提供的又一种信号转换电路的结构示意图。结合图6和图7所示，负载单元31可以包括至少一个第三电阻R3；该第三电阻R3的第一端与时钟信号输入端CKV1电连接，第三电阻R3的第二端与第一晶体管M111CN111243482A说　明　书8/14页的栅极和第二晶体管M2的栅极电连接。此时，当第三电阻R3的分压值大于第二晶体管M2的阈值电压时，能够缩小第一晶体管M1和第二晶体管M2同时导通的电压范围，从而有利于降低移位寄存单元的功耗，提高移位寄存单元的性能。其中，负载单元31可以包括一个第三电阻R3，也可以包括多个第三电阻R3，本发明实施例对此不做具体限定。[0061]或者，时钟信号输入端CKV1的时钟信号CK1通过负载单元31会产生压降，即当负载单元31两端的电势差为ΔV，时钟信号输入端CKV1的时钟信号CK1在[VGL，VGH]的范围内变化时，第一晶体管M1的栅极电位和第二晶体管M2的栅极电位可在[VGL-ΔV，VGH-ΔV]的范围内变化。由于负载单元31两端的电势差大于第二晶体管M2的阈值电压Vth2，因此当第一晶体管M1的阈值电压Vth1的绝对值|Vth1|等于第二晶体管M2的阈值电压Vth2时，VGL-ΔV小于VGL+Vth2，VGH-ΔV小于VGH+Vth1，此时第一晶体管M1和第二晶体管M2同时导通的电压范围为[VGL+Vth2，VGH-ΔV]。如此，第一晶体管M1和第二晶体管M2同时导通的电压范围[VGL+Vth2，VGH-ΔV]在[VGL+Vth2，VGH+Vth1]的范围内，即相较于现有技术，缩小了第一晶体管M1和第二晶体管M2同时导通的电压范围，有利于降低移位寄存单元的功耗，提高移位寄存单元的性能。[0062]示例性的，对于时钟信号输入端CKV1的时钟信号CK1通过负载单元31会产生压降的情况，该负载单元31可以包括至少一个第三二极管，该第三二极管的阳极与时钟信号输入端CKV1电连接，第三二极管的阴极与第一晶体管M1的栅极和第二晶体管M2的栅极电连接；且当包括至少两个第二二极管时，各第三二极管应依次串联。图8是本发明实施例提供的又一种信号转换电路的结构示意图。如图8所示，负载单元31包括第三二极管D3，该第三二极管D3的阳极与时钟信号输入端CKV1电连接；第三二极管D3的阴极与第一晶体管M1的栅极和第二晶体管M2的栅极电连接。由于第三二极管D3具有管压降，即时钟信号输入端CKV1的时钟信号CK1通过第三二极管D3后产生压降，使得输入至第一晶体管M1的栅极和第二晶体管M2的栅极的电压发生变化，达到缩小第一晶体管M1和第二晶体管M2同时导通的电压范围的目的，从而有利于降低移位寄存单元的功耗，提高移位寄存单元的性能。[0063]可选的，图9是本发明实施例提供的又一种信号转换电路的结构示意图。如图9所示，信号转换电路30包括第一开关单元321、第二开关单元322和耦合电容C1；第一开关单元321电连接于耦合电容C1的第一端c11与时钟信号输入端CKV1之间；第二开关单元322电连接于耦合电容C1的第二端c12与时钟信号输入端CKV1之间；耦合电容C1的第一端c11与第一晶体管M1的栅极和第二晶体管M2的栅极电连接；第三开关单元323电连接于耦合电容C1的第二端c12和低电平信号VGL之间；第四开关单元324电连接于耦合电容C1的第二端c12和VGH高电平信号之间；第一开关单元321用于在第一阶段和第三阶段时导通，将第一阶段或第三阶段的时钟信号输入端CKV1的时钟信号CK1写入耦合电容C1的第一端c11；第二开关单元322用于在第二阶段和第四阶段时导通，将第二阶段或第四阶段的时钟信号输入端CKV2的时钟信号写入耦合电容C1的第二端，以抬高或降低耦合电容C1的第一端c11的电位；第三开关单元323用于在第一阶段时导通，以将低电平信号VGL写入耦合电容C1的第二端c11；第四开关单元324用于在第三阶段时导通，以将高电平信号VGH写入耦合电容C1的第二端c12；其中，第一阶段和第二阶段为时钟信号CK1的上升沿阶段，第三阶段和第四阶段为时钟信号CK1的下降沿阶段，且第二阶段和第三阶段位于第一阶段和第四阶段之间。[0064]示例性的，当时钟信号输入端CKV1的时钟信号CK1在[-8V，8V]范围内变化时，在第12CN111243482A说　明　书9/14页一阶段，时钟信号CK1可从-8V逐渐升高至0V；在第二阶段，时钟信号CK1可从0V逐渐升高至8V；在第三阶段，时钟信号CK1可从8V下降至0V；在第四阶段，时钟信号CK1可从0V下降至-8V；同时，高电平信号可以为8V的固定电位，低电平信号可以为-8V的固定电位。[0065]在第一阶段开始时，第一开关单元321和第三开关单元323导通，第二开关单元322和第四开关单元断开，时钟信号CK1通过导通的第一开关单元321写入耦合电容C1的第一端c11以及第一晶体管M1的栅极和第二晶体管M2的栅极，使得第一晶体管M1的栅极电位和第二晶体管M2的栅极电位为-8V；低电平信号VGL通过导通的第三开关单元323写入耦合电容C1的第二端c12；在第一阶段结束时，时钟信号CK1上升至0V，使得耦合电容C1的第一端c11升高至0V，耦合电容C1的第二端c12的电位保持为-8V，此时耦合电容C1的第一端c11与第二端c12的电位差为8V。[0066]在第二阶段开始时，第二开关单元322导通，第一开关单元321、第三开关单元323以及第四开关单元324均断开，由于此时的时钟信号CK1已经升高至0V，该0V的时钟信号CK1通过导通的第二开关单元322写入耦合电容C1的第二端c12，使得耦合电容C1的第二端c12的电位升高8V；由于耦合电容C1的耦合作用，使得耦合电容C1的第一端c11和第二端c12之间的电位差需保持不变，因此耦合电容C1的第一端c11的电位也会升高8V，即第二阶段开始时耦合电容C1的第一端c11的电位会从0V直接跳转为8V，此时第一晶体管M1的栅极电位和第二晶体管M2的栅极电位也会从0V直接跳转为8V；在第二阶段结束时，耦合电容C1的第二端c12的电位升高至8V，相应的，耦合电容C1的第一端c11的电位升高至16V，即第一晶体管M1的栅极电位和第二晶体管M2的栅极电位升高至16V。[0067]在第三阶段开始时，时钟信号CK1开始进入下降沿，第一开关单元321和第四开关单元324导通，第二开关单元322和第三开关单元323断开，由于此时时钟信号CK1已升高至8V，该8V的时钟信号CK1通过导通的第一开关单元321写入至耦合电容C1的第一端c11；同时，高电平信号VGH通过导通的第四开关单元324写入耦合电容C1的第二端c12；在第三阶段结束时，时钟信号CK1下降至0V，使得耦合电容C1的第一端c11下降至0V，耦合电容C1的第二端c12的电位保持为8V，此时耦合电容C1的第一端c11与第二端c12的电位差为8V。[0068]在第四阶段开始时，第二开关单元322导通，第一开关单元321、第三开关单元323和第四开关单元断开，由于此时的时钟信号CK1已经升高至0V，该0V的时钟信号CK1通过导通的第二开关单元322写入耦合电容C1的第二端c12，使得耦合电容C1的第二端c12的电位下降8V；由于耦合电容C1的耦合作用，使得耦合电容C1的第一端c11和第二端c12之间的电位差需保持不变，因此耦合电容C1的第一端c11的电位也会下降8V，即第二阶段开始时耦合电容C1的第一端c11的电位会从0V直接跳转为-8V，此时第一晶体管M1的栅极电位和第二晶体管M2的栅极电位也会从0V直接跳转为-8V；在第四阶段结束时，耦合电容C1的第二端c12的电位下降至-8V，相应的，耦合电容C1的第一端c11的电位下降至-16V，即第一晶体管M1的栅极电位和第二晶体管M2的栅极电位升高至-16V。[0069]本实施例中，在时钟信号CK1处于上升沿时，输入至第一晶体管M1的栅极和第二晶体管M2的栅极的电压为-8V到0V以及8V到16V，而在时钟信号CK1处于下降沿时，输入至第一晶体管M1的栅极和第二晶体管M2的栅极的电压为8V到0V以及-8V到-16V；当第一晶体管M1的阈值电压Vth1为-2V，第二晶体管M2的阈值电压Vth2为2V时，若第一晶体管M1的栅极电位Vg1小于6V，该第一晶体管M1导通；若第二晶体管M2的栅极电位Vg2大于-6V时，第二晶体管13CN111243482A说　明　书10/14页M2导通。如此，在上升沿时，第一晶体管M1和第二晶体管M2同时导通的电压缩小为[-6V，0V]，而在下降沿时，第一晶体管M1和第二晶体管M2同时导通的电压缩小为[0V，6V]，从而减少了第一晶体管M1和第二晶体管M2同时导通所产生的贯穿电流的时间，有利于降低移位寄存单元的功耗，提高移位寄存单元的性能。[0070]可选的，图10是本发明实施例提供的又一种信号转换电路的结构示意图。结合图9和图10所示，信号转换电路30的第一开关单元321包括第三晶体管T3，信号转换电路30的第二开关单元322包括第四晶体管T4，信号转换电路30的第三开关单元323包括第五晶体管T5；信号转换电路30的第四开关单元324包括第六晶体管T6；该第三晶体管T3的第一电极与时钟信号输入端CKV1电连接，第三晶体管T3的第二电极与耦合电容C1的第一端c11电连接；第三晶体管T3的栅极接收第一栅极控制信号SW1电连接；第四晶体管T4的第一电极与时钟信号输入端CKV1电连接，第四晶体管T4的第二电极与耦合电容C1的第二端c12电连接，第四晶体管T4的栅极接收第二栅极控制信号SW2；第五晶体管T5的第一电极与低电平信号VGL电连接，第五晶体管T5的第二电极与耦合电容C1的第二端c11电连接，第五晶体管T5的栅极接收第三栅极控制信号SW3；第六晶体管T6的第一电极与高电平信号VGH电连接，第六晶体管T6的第二电极与耦合电容C1的第二端c11电连接，第六晶体管T6的栅极接收第四栅极控制信号SW4。[0071]具体的，第三晶体管T3在有效的第一栅极控制信号SW1的控制下导通。第四晶体管T4在有效的第二栅极控制信号SW2的控制下导通，第五晶体管T5在有效的第三栅极控制信号SW3的控制下导通，第六晶体管T6在有效的第四栅极控制信号SW4的控制下导通，以能够在时钟信号写入过程中，通过耦合电容C1的耦合作用，使得写入至第一晶体管M1的栅极和第二晶体管M2的栅极的电信号快速升高或快速降低，从而减少第一晶体管M1和第二晶体管M2同时导通的时间，降低因第一晶体管M1和第二晶体管M2同时导通所产生的贯穿电流带来的功耗，进而提高移位寄存单元的性能。[0072]可选的，当第三晶体管T3为N型晶体管，第四晶体管T4为P型晶体管，或者第三晶体管T3为P型晶体管，第四晶体管T4为N型晶体管时，第一栅极控制信号SW1与第二栅极控制信号SW2为同一栅极控制信号SW。[0073]其中，N型晶体管的栅极为高电平信号时导通，P型晶体管的栅极为低电平信号时导通。以第三晶体管T3、第五晶体管T5和第六晶体管T6均为N型晶体管，第四晶体管T4为P型晶体管为例，对本实施例的驱动时序进行示例性的说明。[0074]示例性的，图11是与图10对应的一种信号转换电路的驱动时序图。结合图10和图11所示，时钟信号输入端CKV1的时钟信号CK1例如可以在[-8V，8V]之间变化，高电平信号VGH例如为8V的固定电位，低电平信号例如为-8V的固定电位，第一晶体管M1的栅极电位Vg1小于6V时，第一晶体管M1导通，第二晶体管M2的栅极电位Vg2大于-6V时，第二晶体管M2导通。[0075]在第一阶段的开始时刻t1时，第三晶体管T3和第五晶体管T5开始导通，第四晶体管T4和第六晶体管T6断开，-8V的时钟信号CK1通过导通的第三晶体管T3写入耦合电容C1的第一端c11，-8V的低电平信号通过导通的第五晶体管T5写入耦合电容C1的第二端c12；在第一阶段的t1～t2之间，第三晶体管T3和第五晶体管T5保持导通，第四晶体管T4和第六晶体管T6保持断开状态，耦合电容C1的第一端c11的电位逐渐升高，耦合电容C1的第二端c12的14CN111243482A说　明　书11/14页电位保持不变；在第一阶段的结束时刻t2，耦合电容C1的第一端c11的电位升高至0V，使得耦合电容C1的第一端c11和第二端c12之间的电位差为8V。[0076]在第二阶段的开始时刻t2，第四晶体管T4开始导通，第三晶体管T3、第五晶体管T5和第六晶体管T6断开，此时的时钟信号CK1已上升至0V，且0V的时钟信号CK1通过导通的第四晶体管T4写入耦合电容C1的第二端c12，使得耦合电容C1的第二端c12的电位从-8V跳转至0V，即耦合电容C1的第二端c12的电位升高了8V；由于耦合电容C1的耦合作用，使得耦合电容C1的第一端c11和第二端c12之间的电位差需保持不变，因此耦合电容C1的第二端c12的电位也会升高8V，此时耦合电容C1的第二端c12的电位会由0V跳转至8V，即第一晶体管M1和第二晶体管M2的栅极电位Vg会由0V跳转至8V；在第二阶段t2～t3中，时钟信号CK1持续升高至8V，即在第二阶段的结束时刻t3，耦合电容C1的第二端c12的电位升高至8V；相应的，耦合电容C1的第一端c11的电位会升高至16V，即第一晶体管M1和第二晶体管M2的栅极电位Vg升高至16V。[0077]在第三阶段的开始时刻t3，时钟信号CK1开始进入下降沿，第三晶体管T3和第六晶体管T6导通，第四晶体管T4和第五晶体管T5断开，由于此时的时钟信号CK1已升高至8V，该8V的时钟信号CK1通过导通的第三晶体管T3写入至耦合电容C1的第一端c11；同时，高电平信号VGH通过导通的第六晶体管T6写入耦合电容C1的第二端c12；在第三阶段的结束时刻t4，时钟信号CK1下降至0V，使得耦合电容C1的第一端c11下降至0V，耦合电容C1的第二端c12的电位保持为8V，此时耦合电容C1的第一端c11与第二端c12的电位差为8V。[0078]在第四阶段的开始时刻t4，第四晶体管T4开始导通，第三晶体管T3、第五晶体管