ibis模型仿真培训教材

IBIS模型培训重点：模型的概论模型的分类模型的基本理论模型的检查连结器和过孔的模型一．模型的概论仿真的第一步离不开IBIS模型的采集,下边是对于模型的一些基本知识:模型产生的流程：模型的变换工具:上图中的IBIStoDML的变换的工具已经整合到Cadence的仿真工具中，DML是指DEVICEMODELLanguage模型的精度:模型能否能够正确反应器件BUFFER的工作状态，直接关系到仿真的正确性，所以模型内部的检查是一定的：下边是一个模型的BUFFER的图与实质丈量的结果对照：（二）模型的分类：模型的分类方式有两种：以文本格式的分类和以器件种类的分类以文本格式的分类：SPICE（典型的晶体管模型)同类的模型有PSPICEHSPICEIBIS（行为极的模型）器件种类分类的模型：DEVICEMODELIOBUFFER（Drivereceive)DiscretedeviceBoardmodelINTERCONNECTMODELTransmissionlineConnectorCablePackageViaIBIS模型的定义:IBIS模型的作用：SPICE模型与SPICE模型的比较：三．IBIS的基本理论IBIS模型的几种等效电路：IBIS模型版本的差异IBIS1。1版本的时候，不过不过CMOS的电平无边缘控制，对于高速芯片的由电平的上涨沿及降落沿控制的电路，明显不合用.IBIS模型2。0版本最主要增添包含ECL的多总线支持，终端和漏极开路模型，差分I/O及复杂包装参数定义。模型3.2版本主要增添的是FBGA的PIN模型选择，及多级驱动和动向箝位（所以特别注意的是当你拿到厂家给你的模型，第一要检查模型的版本信息，自然察看模型的曲线,版本越高级，曲线的精度越高，可是可能有些芯片的IBIS模型版本没有升级到那麽高，可是也要看能否可用，比方我此次有一个器件的模型中Buffer的种类是差分I/O，可是供应商给的版本是V2。0，模型中没有定义差分的重点字，因为差分模型是在V2。1以上版本才有,所以就一定和厂家联系从头给你更新版本的IBIS模型.还有假如板上有FBGA器件也应当使用V3.2版本的IBIS模型，因为只有这个版本的模型才有FBGA的PIN模型的选择。E0所以认识器件的特征，才能一开始就向厂家素要正确版本IBIS模型。，因为器件的特性,其实不是个版本的模型所增添的内容,都获取表现）拿到模型后，早先要熟习的信息：文件头文件头包含有对于IBIS版本、文件名以及资料根源、订正等信息。下边是文件头的例子。图2—2是文件头的示例。[IBISVer]3.2[FileName]filename.ibs[FileRev]1.0[Date]10/24/00[Source]xyzdatebookIBIS文件头需要以下重点字：[IBISVer］——本文件的IBIS版本。[FileName]-—IBIS的文件名(文件名不多于［FileRev]——IBIS文件或模型的订正级别以下重点字在IBIS头部分为可选项：80个字母.,包含说明在内)[CommentChar]-—用于改变说明符。默认的说明符为管状线（|）。[Date]——文件创立日期。［Source]-—模型数据的根源。[Note］-—波及到文件及元件的有关信息。[Disclaimer]-—任何法律的放弃。[Copyright]——任何版权信息。元件描绘在IBIS文件元件描绘包含有从数据手册中获取的元件引脚、封装电特征等信息。在此部分中可定义管脚到缓冲器（模型）的映照。[Component]256Kx16_4M[Manufactuer]Motorola[Package]|typminmaxR_pkg100m40m200mL_pkg5.0nH2.5nH7.0nHC_pkg1.5pF2.5pF7.0pF|[Pin]signal_namemodel_nameR_pinL_pinC_pin1DQ/io_exNANANA2DQio_exNANANA44ANCNANANA图2-3：元件描绘部分在元件描绘中IBIS需要以下部分重点字Compoent］——标记元件描绘的开始，为元件定义一个独一的名字。一般介绍使用标准名称作为元件名。Manufacture］—-申明元件生产商的名称.[Package]——包含组件导线电阻、电感、电容的变化范围，有典型值、最小值、最大值.IBIS需要典型值，它一定在最小值和最大值前说明。[Pin］——将引脚号映照到信号名和模型名上。IBIS需要信号注意的是：［FileName]filename.ibs和［Compoent]的名字能够不相同的,可是［FileName］后的文件名一定是小写，并且一定与IBIS模型的名字完好相同。模型描绘中关注的参数：注意的是Tco的丈量是时序丈量的条件：Cref，Rref,Vref，是芯片内部的负载，我们在仿真参数的选择的时候，以以下图：FromLibrary的选择是考虑到了芯片的负载上的传输延缓，而ONthedelay是没有考虑芯片内的负载的。而我们在计算SWICHDELAY和settledelay的时候，一定考虑芯片的负载。模型的内部电路9上图中，左侧的电路为INPUT电路，后边为驱动电路，此中的驱动电路中,PULLUP及PULLDOWN的结型场效应管，不同的电路模型中，能够有不同，能够是上边为P型MOS，下边是N型MOS,也能够反之。所以不同的PULLUP及PULLDOWN的电路波形可能是反向的.典型的三态电路以下上图是一个Ｉ／Ｏ模型，经过Input及Enable电平变化来实现两个MOS管的导通和截止，输出不同电平丈量V-I曲线，三态时，IBIS仅需要四个设定的I-V关系曲线，一个是下拉接通（输出为低）的关系曲线，另一个是上拉接通(输出为高）的关系曲线.下拉的I-V关系数据以地为参照源定义为[Pulldown],上拉的I—V关系数据以器件供应正电源为参照源定义为[Pullup]。当不使能时,两管截止丈量二极管的箝位特征,能够使用[POWERClamp］和[GNDClamp］说明二极管的钳位特征。当信号电压高于器件的电源电压时为电源钳位[POWERClamp］，信号电压低于参照地时为地钳位[GNDClamp］.而对于这四个设定Ｉ／Ｖ曲线有分别在MIN,MAX,TYP丈量状况,所以3-states有１２条I/V曲线设置.OutputOnllyBuffer在这类模型中，ＩＢＩＳ仅需要两个设定的I—V关系曲线,即上拉MOS下拉MOS管导通时，丈量的Pull—down和Pull—up的Ｉ-V曲线，相同它们也管导通，或MIN,MAX，TYP丈量状况，所以Ｏutput的模型应当有６条I/V曲线设置。这类模型需要使用C_comp说明驱动器的管芯电容。Output模型中逻辑状态的变换（低到高或高到低）与以下图所示的线性斜率近似。斜率不包含封装影响,只包含驱动电容的影响。[Ramp]描绘了两个参数，dV/dt_r说明上涨时间，dV/dt_f说明降落时间。dV/dt_r–dV是信号上涨沿由20％至80%的幅度范围，dt_r是指此上涨范围所用的时间。dV/dt_f–dV是信号降落沿由80％至20％的幅度范围，dt_f是指此降落范围所用的时间.R_load–确立斜率的测试负载。对于上边的Ｖ／Ｔ曲线只有I/O,三态和Output的模型才有，而斜率的测试负载R_load一般是５０om，假如驱动能力差，那麽５０欧姆可能不知足要求，那麽会加入更大一些的电阻，来提升驱动能力。而对于后边提到的OpenDrain或是ECL种类的负载电阻和电压是特定的。Buffers,InputBuffers一个Input模型与其余基本IBIS模型的差异仅在模型部分不同.Input有两个I-V关系曲线的会合，一个是地钳位，一个是电源钳位。聚集的地钳位数据指信号电压相对于参照源地的电压电流关系数据;聚集的电源钳位数据指信号电压相对于参考源供电电源的电压电流关系数据。仅在器件中有钳位特征时，IBIS需要电流输入表建模。和IBIS需要C_comp参数描绘接收器的管芯电容。对于所有的Input模型，IBIS需要Vin1Vin2参数，这两个参数描绘了缓冲器的开关阀值电压。同OutputBuffer模型相同也６条I/V曲线设置。OpenDrainBuffers一个OpenDrain模型有三个I-V关系曲线的会合,一个是一个是下拉接通（输出为低)的关系曲线(Pull-down）,一个是地钳位（Gndclamp）,一个是电源钳位（Powerclamp），因为OpenDrainBuffers没有接上拉MOS管，所以没有Pull—up的I/V曲线，相同它们也有在MIN,MAX,TYP丈量状况，所以共有９条I/V曲线设置。上边所描绘的模型都是TTL种类的，它们的驱动方式是行为极，主要经过CMOS的导通和关断方式来达成。而这类模型的扫描电压范围是－Ｖcc到2*Vcc.可是对于OpenDrainBuffers的扫描电压范围不是由内部的工作电压决定的，决定,所以它的扫描电压范围是V—ref到2Vref而是由外加的上拉电阻的电压对于Pull—up和Powerclamp的数据是与内部工作电压Vcc有关的,当Vcc变化时，扫描范围也是随Vcc变化的。以下数据是好多ＩＢＩＳ模型中常常可见的，如一个器件的工作电压为3。3v+/—10%，所以扫描的范围是typminmax-3.3vto6。6v-3.6vto6.3v-3.0vto6。9v一般状况下，扫描电压的范围在－Vcc使用大的电压值做为扫描范围。如一个电压为围在－5vto+10v.到2*Vcc。可是在混淆电压的状况下,我们应当3.3v容余最大值为5v的Buffer,那它的扫描范OpenDrain器件的扫描范围是由外接上拉电阻的电压决定的，与内部的工作电压Vcc没关，扫描电压的范围在－Vpullupto2*Vpullup。同时还要注意的模型中的[Pullup]和[POWERClamp］中的电压值［Pullup]和［POWERClamp]中的电压值V是相对于电源的,即V＝VDD—VOutput；而[Pulldown]和［GNDClamp]中的电压值V是相对于地的,即V＝VOutput。图表中电流Itable的方向，规定流入器件的方向为正，流出为负。终上所述模型的定义有模型名、模型种类、C_comp、DC参数或时序参数、V/I数据表（包含Pullup、Pulldown、POWERClamp和GNDClamp)、Ramp数据表（包含测试的温度范围、电压范围、dV/dt，以及参照负载R_load）和V/t数据表（往常给出4个Waveform数据表，即参照电压为供电电源时的RisingWaveform和fallingWaveform数据，以及参照电压为地电平常地RisingWaveform和fallingWavefor，同时每个数据表还常常给出了参照负载［］Output，Input,3-state，Output-Ecl以及Open-drain等R_fixture5）等信息。模型种类能够是I/O属性。模型种类的I/O属性不同，对DC参数或时序参数以及数据表要求的内容也不同。以模型种类是Input为列，只要要DC参数Vinh和Vinl值,以及V/I数据表的POWERClamp和GNDClamp数据.而模型I/O种类，除DC参数Vinh和Vinl，还需要时序参数Vmeas,Rref，Cref和Vref，以及完好的V/I数据表、Ramp数据和V/t数据表等信息。需要说明的是，对于Output种类的模型，该部分中时序参数Vmeas，Rref，Cref和Vref是一定的，而Vinh和Vinl不要求。我们能够举列对上边的模型电路进前进一步解说：下边模型的波形是上研所供应，模型文件名为ca91l862a.ibs以下图，分别抽取的模型名为输出模型OUTB，和输入模型输入INGPULLUP]波形以下：［PULLUP］和［POWERGLAMP]时，记着在剖析电路的驱动电压时,Vout=Vcc-Vtable,所以上图对应的—3.3V，在实质电路中，应为6.6V左右，电压应反向剖析。并且模型中必定会供应电源电压Vcc,的值,理论上[PULLUP]的扫描电压应是-Vcc到2Vcc，但不清除，有些模型的电压范围没有完好海涵，或超出扫描范围。上边的就是电压范围不够。可是在这个范围内取样点足够也是能够的。上边的曲线,我们能够看出在对应的6.6V时,电流最大，当正向电压渐渐降低时，电流减小,所以能够判断,上拉的MOS管为典型N型MOS管正向电压导通.电流为正。下面是对应的[PULLDOWN]的波形：从上边的波形，我们能够看到，导通后，当电压为-3。3v时，对应的电流为最大,当负向电压减小时，电流值减小，所以是很明显的P型MOS管福向电压导通,电流方向为负。［PULLUP］及[PULLDOWN］对应的波形状况,取决于不同种类的MOS管，这里没有一个固定的规律可寻。下边是输入模型对应的[POWERGLAMP]和[GNDGLAMP]POWERGLAMP］［POWERGLAMP］的时候，两个MOS管截止，输入电压高于电源电压，产生电源嵌位。相同的电压剖析，要反向剖析.图上电压—3。3V对应实质电压为6.6V，当外接电压为最大6。6V时高于电源电压，上边的二极管正导游通，电流流向由高电势向低电势,电流流进为正。当电压减小时，与电源电压的差值减小，电流越小,是很典型的二级管正导游通特征。[GNDGLAMP］能够看到当[GNDGLAMP]时,外接电压小于地电平的时候，下边的二极管正导游通，对地电压越小，从地电平向外流的电流越大，所以方向为负.当电平高于地电位后，二极管截止，电流趋势为零。对于V—I曲线，我们剖析的就是MOS管和二极管的特征，当你剖析[PULLUP］和[PULLDOWN］的时候，要分清的是接的什麽种类的MOS管，P型和N型是正好反向的。而[POWERGLAMP]和［GNDGLAMP］的波形是有规律的,因为两个二极管的连结方式是固定的。[POWERGLAMP］单一递减,［GNDGLAMP］单一递加。可能有些模型的波形不是太好,但嵌位的特征是不变的。（四）模型的检查4。1IBIS模型文件中基本问题的检查模型文件整理中的最基本的问题以下：1）“tab”转“space”。仿真时，CADENCE要将标准的IBIS模型文件（。ibs文件）转变。dml文件格式,因为CADENCE对.ibs文件中字符串之间的间隔只认识“space”形式的,对于tab形式的，在转变时将犯错[5］.所以整理模型的第一步工作是将整个文件作一次由“tab”→”space”的转变,以清除。ibs文件中可能出现的’tab”形式的空格。介绍的文本编写软件为UltraEdit32。2）物理量单位的检查.IBIS标准支持国际单位制,支持十进制记数法和科学记数法。注意电阻的单位符号Ω是用ohms表示的，此外μ用u取代。4.2文件头部分的检查主假如检查由重点词[Filename]定义的文件名能否与存在磁盘中的模型文件名一致,若不一致，CADENCE转变此模型时会报错.此外此文件名的首字母不可以大写(磁盘中的文件名无所谓),不然也会报错的.4.3封装描绘部分的改正主假如改正由［Component］定义的器件名，使之与原理图库中由default_signal_model定义的内容相同;R_pkg、L_pkg或C_pkg的取值范围能否按“typ"，“min”和“max”的次序排放，如表2所示。文件中其余各处的物理量或数据的“typ”，“min"和“max”数据也应按上述次序排放,不然要予以调整，下边不再赘述.需要注意的是,“min”和“max”的值能够缺省，用NA表示，但“typ”值是一定的。4.4管脚描绘部分的检查检查文件中PIN的定义能否与datasheet相同，检查同类pin能否被定义为同一模型名。而来的,此中某些pin的信号的命名与实质不符,少量几个pin的所属模型名有进出。4.5模型种类描绘部分的检查主假如检查模型检查DC参数或时序仿真参数、电压范围、温度范围以及各数据表能否正确或异样.下边分述之。4。5.1DC参数或时序仿真参数的检查对于Input类属性的模型，DC参数Vinh和Vinl是一定的,若文件中缺失,应当补上，它们的值可分别由datasheet供应的Vinhmin和Vinlmax获取.如表4所示的INP模型.对于Output类属性的模型，时序参数Vmeas，Rref，Cref和Vref是一定的，若缺失，应补上。此中，Vmeas-─输出电压丈量参照值；Rref—─测试电路的负载电阻;Cref—─测试电路的负载电容；Vref—─测试电路的负载参照电压上述参数也可从datasheet中对于AC特征表格的负载条件上查到，有时这些参数只在AC特征表格下边的Notes中说明，所以需要认真阅读datasheet；有时Rref，Cref和Vref也能够从测试电路中获取，图3和图4所示是两种比较典型的测试电路。由图3可知：Cref＝30pF，Vref＝0V,因为测试电路中没有电阻，可以为是高阻,故Rref＝1MΩ。InputOutput30p由图图3典型测试电路14可知:Rref＝50Ω，Vref＝1.5V,因为电路中没有电容，故Cref＝0pF。OutputZo=50Ω50ΩVT=1.5V图4典型测试电路2一般而言，Vmeas的典型值为VDD/2，当没法从器件的datasheet上查到确立的Vmeas时,可将Vmeas的值设为VDD/2进行仿真，可是，仅作缓兵之计，本文作者不介绍这么做.4.5.2检查电压范围、温度范围的检查IBIS模型文件给出的测试电压及温度范围有时与datasheet中的不相同，这时需要依据datasheet予以改正。4.5。3检查数据表的检查主假如检查V/I数据表,即[Pullup]、［Pulldown]、[POWERClamp］和[GNDClamp］数据表，Ramp数据表,以及V/t数据表中数据的合理性。［Pullup］和［POWERClamp］中的电压值Vtable是相对于电源的,即Vtable＝VDD-VOutput；而［Pulldown］和［GNDClamp］中的电压值Vtable是相对于地的,即Vtable＝VOutput.表中电流Itable的方向,规定流入器件的方向为正，流出为负。往常，V/I数据要求单一,详细方法有三中:一是在模型文件中直接检查数据；二是借助CADENCE的SPECCTRAQuest经过察看V/I曲线来实现；三是利用SPECCTRAQuest转变。ibs文件为。dml文件时，阅读转变信息的message文件，该文件的”warning”会指出非单一点。在初步的模型检查中，大多采纳第一种方法，若发现有异样的数据，则一般依据物理规律加以改正,或去掉。V/I数据的非单一点一般不会影响.dml文件的成功转变和仿真，可是在仿真时模型不收敛或稳态电压值不正常时，才需要认真地检查和斟酌非单一点。V/t数据表能够使仿真时上涨和降落波形更为正确，其出现应当成对［5]，即［RisingWaveform]和[FallingWaveform]在文件中成对出现.一般应特别注意它的时间起点能否从0开始,不然进行。dml转变时会犯错。V/t数据也会影响稳态电压值的.V/t数据表在文件中能够删掉，可是作为描绘上涨沿和降落沿特征的Ramp数据表是必须有的。V/t数据表改正确些.4.5。4模型格式的转变CADENCE仿真用的IBIS模型是CADENCE专用的。dml文件格式，所以需要将标准的.ibs文件转变为。dml文件,详细方法能够采纳以下步骤：进入SPECCTRAQuest环境→点击按钮LIB，进入signalanalysislibrarybrowser窗口→点击按钮Ttranslate→点击按钮ibis2signoise，进入文件选择窗口→选摘要转变的。ibs文件→选择保留.dml文件的目录和文件名→点击按钮ok。转变结束后，SPECCTRAQues还会供应一个message文件，说明该IBIS模型中的一些问题.Error是必定需要改正的，而warning中的大多数是可忽视的，但有些是需要改正的.在仿真过程中发现模型有问题时，可认真剖析warning,从中可获取好多帮助.4。5。5模型收敛性的考证和稳态电压值的检查模型收敛性的考证需要利用该模型进行仿真，详细的仿真步骤能够参照CADENCE的help文件。在仿真时，常常会出现不收敛的状况，原由有好多,这时应当第一依据提示，翻动工程下的tlsim文件，查察是在DC阶段仍是transient阶段出的错，如在DC阶段，可检查V/I数据表中各组数据以及V/t数占有无异样,该有的直流偏置有没有加；如在transient阶段,还可试试经过改正仿真的分辨率、般配电阻的大小、传输线的长度等来解决。稳态电压值的检查也需要进行仿真。一般在typical时，稳态电压值应为靠近VDDtyp，fast时靠近VDdmax，slow时靠近VDdmin。稳态电压值偏离正常值一般是V/I数据表中各组数据以及V/t数据的异样造成的。这时需要针对message文件供应的warning信息,逐一检查,改正和去掉异样数据。有时删掉部分或所有V/t数据能够立竿见影地解决上述问题,可是代价是仿真波形的精准性受影响.正常的V—T曲线举列：我们看到上涨和降落曲线，在一段时间后，电压会收敛在一个值邻近。下边是一个不收敛的模型举例：另一方面是模型中的数据问题，因为V/I和V/T曲线的非单一性或许数据的错误，造成仿真器不收敛，不同的仿真器对非单一性的同意程度不同。在剖析过程中若出现仿真器不收敛，应当检查模型的V/I和V/T曲线的非单一性，在没法获取更好的模型的状况下，能够采纳障蔽数据错误或非单一的曲线部分的方法，以获取参照的仿真结果.比如,我们曾对MPC860的时钟网络进行信号完好性剖析时就碰到不收敛问题。网络的电路表示以下：图11：MPC860的时钟网络表示图MPC860FLEX10K30E.的时钟经过一个串阻驱动两片达成PCB布线后，该网络的拓扑如图SDRAMKM416S4030和一片12。在做剖析时仿真器报告如图FPGA13的不收敛错误。剖析MPC860时钟860CLK的模型，发现该模型的上涨沿和降落沿的的非单一性和数据错误。上涨沿和降落沿的V/T曲线分别见图14、图V/T15。曲线存在严重图12：MPC860的时钟网络拓扑图13：不收敛错误报告图14:原860CLK的上涨沿V/T曲线图15：原860CLK降落沿V/T曲线从图14、图获取改正确的模型的仿真结果如图15不言而喻原860CLK的上涨沿和降落沿V/T曲线存在问题。因为没法.我们采纳将上涨沿和降落沿V/T曲线障蔽掉的举措。获取50MHZ时钟16。图16：仿真结果使用TEKTDS3032300M2.5GS/S示波器在实质在PCB板上测得的波形读入仿真的SigWave中的成效见图17。将仿真波形与实测的波形叠加比较成效见图18。由图可见，定性的来说，仿真波形与实测波形比较靠近，仿真结果拥有参照价值.两种结果存在一些偏差，造成偏差的原由可能来自三个方面：一是,模型自己的正确度不够，模型的上涨沿和降落沿V/T曲线被障蔽掉，影响仿真结果。二是，示波器的带宽不够，存在丈量偏差。三是，示波器的探头阻抗失配,造成丈量偏差。图17：实测的波形读入仿真的SigWave中的成效图18：将仿真波形与实测的波形叠加比较成效五．连结器与过孔的模型下边是连结器模型的等效电路图：连结器的单线模型等效电路：连结器的多线等效电路：怎样从连结器的SPICECONNETOR模型产生DML文件：1．改变和编写SPICE模型2．从SQ/SIGXP中增添一个新的库3．从一个已经存在的E—SPICE模型中CLONG一个SPICE模型4．编写这个库文件的DML文件5．改变一些文件的属性:模型的名字，PIN的连结关系，去掉子电路中剩余的ENDS6．在SQ/SIGXP中检测这个ESPICE模型。仿真切例剖析1．LVDS差分线和单端般配的剖析2．系统仿真的剖析3．同步时序的剖析LVDS差分线的剖析LVDS基本知识LVDS是LowVoltageDifferentialSignal的缩写，即用特别低的电压摆幅在两条PCB线或均衡电缆上经过差分传递数据。不同的芯片其电压摆幅大小可能会有些细小差异，但其电压摆幅可依据资料供应的终端般配电阻乘以驱动电流得到。如国半企业的DS92LV1021的驱动电流约为3.5mA，介绍的终端般配电阻为100欧，则其电压摆幅约为350mV。LVDS与TTL，LVTTL，CMOS等信号传递技术对比，能在更低的功耗以更高的速率来传递数据，且抗扰乱能力更强,因为LVDS是电流模式驱动输出,能够产生很低的噪声和供应特别低的功耗,电流模式驱动的长处有:1.不易于振铃和产生切换尖锋信号；2。共摸噪声能被接受端克制。从LVDS信号的电气特征我们能够知道，因为LVDS是用于低压差分信号点到点的传输，该方式的三大长处使它更具吸引力。A）LVDS信号摆幅比较小，进而功耗低,一般电流最小2MA，最大不超出4MA，负载100欧姆，所以单端摆幅在200MV到400MV,正负合成后的幅值在400MV到800MV之间都是正常的.B）LVDS信号摆幅小,进而能够在2。4V的低电压下工作。C)LVDS信号的输入电压能够在0—2.4V下工作,单端摆幅为400mv，所以同意输入的共模电压在0.2V到2。2V之间。也就是同意收发两头的地电势有+/—1V的落差。下边是LVDS差分线的剖析：在SPETRQUEST中翻开单板LVDS_UNROUTED。BRD在赋好模型后，我们看到的拓扑构造以下：对应的波形以下：上图中的90C031的芯片的LVDS信号的参照电压为1.2，这个值从模型上能够查到,从上图能够看到单端的驱动和接受是以1.2v为中心电压上下摇动,单正直的摆幅为300MV,正负摆幅基真相同，最下边的是驱动端和接受端差分就是最后合成的波形，此中绿色是接受端，合成后的波形是我们最关怀的波形，幅值是661.42mv，我们能够看到接受端红色线CD12_CD11共模电压基本就在1.2V上下偏置。这些数值都是在LVDS的电气特征范围内.下边是走线后的差分线单板对应的拓扑构造以下：注意到上边的拓扑构造巧合有四周，可是我们的单板上的巧合有五处SPETRAQUEST中选择Analyze>Si/EMISim>Preferences出现以下界面：.在SettheMinCoupledLengthfieldto60Mils改正后，对应的拓扑构造以下：上边的线段巧合线段MS19只有70mils，单板上最小的巧合长度也在巧合的参数范围内。此刻我们能够再作调整，对这对差分线再做改良。在以下界面中,勾选DODIFFEPAIRTOPOLOGYSIMPLIFICATION后,我们再看拓扑构造我们看到上边的拓扑构造中,因为选择了差分拓扑构造的迫近，所以去掉了70mil左右一些没有巧合的很短的走线,这样的变动，能够在不影响仿真精度的条件下改良仿真状况，而这些线在实质走线中都是不行防止的一些拐角处不等完好巧合的状况。是完好能够做这样的改良的。