[复习]LCD CPU 功能描述

[复习]LCD CPU 功能描述 功能描述 1、gmZN1结构功能图 2、 OSD显示 控制 ppppp Pnel Pnel Pnel 扫描伽马控制Timing 模数转源Timing 计算RGB 驱动 及高频振控制 换器 及产生 (0. 7V) 动 MCU 主界面 时钟恢复 像素时 钟产生 器 参考时钟 3、时钟恢复回路 gmZN1有一内置时钟恢复回路，它是由一个数字时钟合成器(DigitlClock Synthesizer)和一个模拟锁 相回路(PLL)组成，其产生的时钟为输入的RGB信号(SCLK)提供时钟Smple，且可以通过输入的H-SYNC对 其锁相产生各种不同模式的影像频率。从TCLK输入产生的RCLK做为一个参考时钟。 时钟恢复回路可以通过调整SCLK周期使得SCLK产生的反馈脉冲乘以源H-Totl值(按寄存器中编入 值)锁住了H-Sync输入的上升沿。即使初始的SCLK频率和最终的SCLK频率有60MHz的差距，这个过程 不超过,ms。 SCLK频率可以设定为10-135MHz，在这个范围内，通过DDS(direct digitl synthesis)技术，时钟恢复回 路可以产生任何一个SCLK时钟频率。 当Pnel的时钟和SCLK(或SCLK/2)不同时，像素时钟(DCLK或destintion )被用来驱动Pnel。它是由和时钟恢复回路实际上一样的回路产生。所不同的是SCLK锁DCLK的同时，H-Sync锁住了SCLK。 把DCLK频率分成N份、SCLK频率分成M份，这些值可以通过软体在寄存器中进行计算和编程，且M值要尽量接近源H-totl值。 数字时钟合成器 H-Sync (DDS) 取样相位 过程调整 延迟 DDS输出 VCO输出 SCLK 时钟分配器 模拟 ?n PLL&VCO 精密调整 PLL分配Prescler 器?m ?2(or 1) RCLK 源H-Totl分配器 标注数值范围 模拟PLL&VCO TCLK ?2(or 1) RCLK Prescler PLL分配器 ?2(or 1) 时钟恢复回路特性如下表: 最小 典型 最大 SCLK频率 10MHz 135MHz 取样相位调整 0.5ns/step 数字时钟合成专利技术大大降低了gmZN,时钟回路的温度、电压漂移。 2.1 取样相位调整 通过延迟可编程延迟单元(gmZN1里面)的H-Sync输入，分64步，每步0.5ns来调整DC取样相位， 其准确度可由gmZN1来检测，且“得分”(准确度)可从寄存器中读出。这个功能可以精确的进行 DC取样相位的自动调整。 2.2 源Timing产生器 STG模块定义了一个捕捉窗口且把输入数据传送到数据路径区，如下图所示: 源信号H-Totl 源信号H-Strt 参考点 源信号宽度 源信号V-Strt 源信号H_Totl 捕捉窗口 源信号高度 水平方向为SCLKS(相当于相素数)，垂直方向为行数。在上图中所有源信号的参数都编入gmZN1寄存器中。注:V-totl是有输入单独决定的。 参考点如下所示: 一行中的第一点:相素的上升沿是看H-Sync极性从底到高到低的转变。 一帧中的第一行:行的上升沿是看V-Sync极性从底到高到低的转变。 GmZN1也支持模拟复合同步和数字同步信号，这将在第3.2节进行描述。 ,、模数转换器 3.1 Pin连接 gmZN1处理器有三个DC’s(R、G、B)，DC的特性如下: 最小 典型 最大 注示 RGB通道和固有放大器 带宽 160MHz 设定时间(1/2%) 8.5ns Full Scle Input,0.7V,BW=160MHz Full Scle调整范围(RGB) 0.60V 0.95V Full Scle调整灵敏度 +/-1LSB 测量DC输出 为了从外部Video源产生更大的DCZero Scle调整范围 偏差量，可以用C耦合来移开偏差量 Zero Scle 调整灵敏度 +/-1LSB 测量DC输出 DC+RGB通道和固有放大器 取样频率(fs) 20MHz 135MHz DNL +/-0.9LSB Fs=80MHz INL +/-1.5LSB Fs=80MHz 通道和通道的匹配 +/-0.5LSB Fin=1MHz,fs=80MHz,Vin=-1db以下 有作用的位数 7位 Full scle=0.75v 消耗功率 400mW Fs=110MHz.Vdd=3.3V 关机电流 100u gmZN1有一个内置钳位电路。通过插入一系列的电容(大约10nF),可以消除外部video源的DC偏量。 钳位脉冲的位置和宽度都可以由软体来编制。 3.2 支持的同步信号 gmZN1处理器支持数字分离同步(Hsync/Vsync)、数字组合同步、模拟组合同步(lso know s sync-on-green)，而不需要外同步分离回路。 3.2.1 数字组合同步 数字组合同步输入支持如下: OR/ND类型:在垂直同步周期内无Csync(组合同步)触发 XOR 类型:在垂直同步周期内Csync的极性将改变。 GmZN1提供了足够的同步状态信息让软体检测数字组合同步类型。 3.2.2 Sync-On-Green(模拟组合同步) 在垂直同步周期内，同步信号的电位可以是-0.3V或,V。 3.3 支持的显示模式 在编译软体之前，Genesis Microchip提供一种有效模式计算来设定支持哪种输入模式，细节可查阅软体文件。 ,、 输入Timing计算 如2.2节中描述，输入信号从DC被输送到STG(Source timing generter)块。输入timing计算块由源timing 计算(STM)块和中断请求(IRQ)控制器组成。STM块计算出的输入timing参数存入寄存器。一些输入条件会产生一个IRQ给外部的微控制器。IRQ产生条件可以通过软体编程。 4.1 源timing计算 当收到主动CRT信号(R,G,B和同步信号)时，STM单元便开始以同步信号和TCLKi做为参考计算引入信号的H/V-Timing。水平计算是通过计算每个参数的最小、最大值来说明TCLKi取样的间隔尺度，而得出的值 则逐行进行更新。 垂直参数是根据水平行来计算，Hsync输入的Triling沿用来检测Vsync输入的极性。 下表是STM寄存器中可能被读到的所有参数: 参数 单元 更新条件 HSYNC丢失 N/ 每4096TCLKs及每80ms(2位) VSYNC丢失 N/ 每80ms 相对前行或帧的水平周期和垂 HSYNC/VSYNC Timing变化 N/ 直周期的增量超出极限值(可 编程的)时 HSYNC极性 P/N 读寄存器后 VSYNC极性 每一帧 P/N 水平周期 最小,最大 TCLKs和SCLKs 读寄存器后 HSYNC高周期最小,最大 TCLKs 读寄存器后 垂直周期 行 每一帧 VSYNC高周期(High Period) 行 每一帧 水平显示开始 SCLKs 每一帧 水平显示结束 每一帧 SCLKs 垂直显示开始 行 每一帧 垂直显示结束 行 每一帧 隔行扫描输入检测 每一帧 N/ CRC 数据,行数据 N/ 每一帧 CSYNC检测 N/ 每80ms 显示开始,结束寄存器用来存储上一帧的第一个和最后一个像素或行。 STM块的参考点和STG块一样: 第一个像素:此像素的SCLK上升沿是看HSYNC极性从低到高的转变。 第一行:此行的HSYNC上升沿是看VSYNC极性从低到高的转变。 CRC数据和行数据是用来检测输送到gmZN1输入端口的测试画面。 4.2 中断要求(IRQ)控制器 一些输入Timing条件可以使gmZN1处理器产生一个IRQ,它的产生条件是可编程性的，如下表所示: 中断要求事件 备注 沿着Vsync沿输入 Pnel线数(可编程预设) Timing事件 每10ms 每次只能选择一个事件。 同步信号丢失 DDS轨迹超出极限值造成错误 改变Timing 水平/垂直Timing超出极限 极限值都可编程预设 注:读取IRQ状态标示不会对STM寄存器产生影响 必须注意的是如果读取IRQ状态寄存器而产生新的IRQ事件时，IRQ信号将中止一个最小TCLK周期后 重新激活。IRQ信号的极性是可编程预设的。 ,、 数据路径 gm ZN1的数据路径块如下图: 比例缩珈马表 Pnel数RGB 1 取样数据 放过滤 偏移量 据过滤 0 底色 S 1 8或6 0 Pnel 内部OSD 1 S 数据 0 外部OSD S 5.1 比例缩放过滤 gmZN1比例缩放过滤是用一先进的比例缩放专利技术,提供高质量的实时video和图形画面的比例缩放。它是Genesis公司的第三代比例缩放技术，其主要受益于专业技术知识和通过支持多和应用的反馈信息。 5.2 伽马表 由于TFT pnel的独立显示特征，伽马表(8位输入、10位输出)是用来调整RGB数据。我们既可以设置 整个显示的伽马表也可以对三个显示通道进行单独修正。另外，伽马表还能进行对比度、亮度、和白平衡(色温)的调整。 5.3 RGB偏移量 RGB偏移量(-127*4~+127*4)给每一个颜色通道提供简单的偏移，所以可以在有限的范围内进行简单的亮 度调整。在调整的过程中，负偏差的数据被箝位为零，正偏差则箝位为FFh。整个调整要更快于重新计算伽马表，所以对于使用OSD控制的用户来说，可以更快的进行亮度调整。 5.4 Pnel数据抖动(Dither) 由于TFTpnel有比八位更为小的RGB输入，gmZN1提供了有序和随机抖动画面来使6位Pnel颜色更为 平滑。 5.5 Pnel底色 显示区的底色可以选择，一般为黑色。 6、Pnel界面 gmZN1处理器界为目前普遍用的主动点阵平面面板(640*480、800*600、10248*768分辨率)。 6.1 TFT Pnel界面Timing规格 TFT Pnel界面的Timing参数如表13,参考图7和图8中的三个图表来定义Timing参数。水平显示启用开始、 水平显示启用结束、水平同步开始、水平同步结束等这些水平参数和垂直显示启用开始、垂直启用结束、垂直同步开始、垂直同步结束等垂直参数都是可编程预设的。为了获得最大的数据安装和固定时间，Pnel时钟输出时滞也可编程预设。另外，Pnel的驱动电流的强弱也可编程预设。 微控制器必须有显示器所用的Pnel的所有Timing参数，其储存在内存中。从下表中可以看出，gmZN1 Pnel界面有很宽的Timing可编程性，这使其可以支持目前所知道的多种Pnel。 信号名称 最小 典型 最大 单元 PVS t1 0 16.67 2048 周期 线 - ms 60 Hz 频率 t2 0 2048 前廊 线 t3 0 2048 后廊 线 t4 0 2048 脉宽 线 PdispE t5 0 2048 Pnel高度 线 t6 0 2048 Disp(从VS开始) 线 t18 1 2048 PCLK*1 PVS安装到PHS PVS hold from PHS t19 1 2048 PCLK*1 PHS t7 0 2048[1024] PCLK*1 周期 t8 0 2048 PCLK*1 前廊 t9 0 2048 PCLK*1 后廊 t10 0 2048 PCLK*1 脉宽 PdispE t11 0 2048[1024] PCLK*1 Pnel宽度 t12 0 2048 PCLK*1 Disp(从HS开始) PCLK, t13 120[60] Mhz 频率 PCLKB*4 t14 DCLK/2-3[DCLK-3] DCLK/2-2[DCLK-2] ns 时钟(H)*2 t15 DCLK/2-3[DCLK-3] DCLK/2-2[DCLK-2] ns 时钟(L)*2 1 pxl/clock 类型 [2 pxl/clock] Dt t16 DCLK/2-5[DCLK-5] DCLK/2-2[DCLK-2] ns 安装*3 t17 DCLK/2-5[DCLK-5] DCLK/2-2[DCLK-2] ns 固定*3 3bits 18bits[36bits] 24bits[48bits] Bits/pixs 宽度 注: ? [ ]中的数为双像素模式。 ? ? PCLK是Pnel的替换时钟。 ? DCLK的周期在单像素模式时和PCLK相等，双像素模式时是PCLK的两倍。 ? 上表中，安装时间(t16)和固定时间(t17)是用在时钟和数据存在偏差时。PVS/PHS/PdispE/Pdt信号在PCLK的上升沿中声明，且PCLK的极性和它的偏差可以进行编程预设。时钟—数据偏差可以分16步(800ps/step)进行调整。结合PCLK的极性，时钟—数据相位调整总共分31步调整。 ? PCLK和PCLKB的极性可以单独编程预设。 6.2 电源管理 LCD需要逻辑电源、Pnel偏压和单位命令的持续控制信号，否则会产生严重的破坏而使Pnel永久性的失效。所以gmZN1通过内置一电源管理器来避免这种破坏的产生。 电源管理器通过以下的四个状态来控制电压的持续 TFT_EN Bit(寄存器Bit) - + 6.2.1 “0” 状态(Power Off) 这是关电源步骤的最后一个状态，在此状态下，Pnel偏压和Pnel电源为非活动状态，使得Pnel控制信号和数据信号也为非活动状态。电源管理器(PM)将保持0状态,直至Pnel重新启动。 6.2.2 “1” 状态(Power ON) Pnel电源为活动状态，Pnel偏压为非活动状态，Pnel界面都为活动状态(液晶已开始工作，只是无光源，所以画面还是暗画面)。 6.2.3 “2” 状态(Pnel驱动启动) 同 “1” 状态 6.2.4 “3” 状态(Pnel完全活动) 这是开电源步骤的最后一个状态，在Pnel控制寄存器的TFT_Enble控制信号中止前，Pnel电源、Pnel 偏压、Pnel界面三者始终都为活动状态。 Pnel则可以通过控制程序的”PI Cll”和gmZN1自动的防止受 到损坏。在上图中t2=t6、t3=t5，t1、t2、t3、t4的宽度可以在511*X*(TCLKi Cycle)或32193*X*(TCLKi Cycle) 范围内编程预设，”X”是小于256的正整数，TCLKi是gmZN1处理器的参考时钟(14.318MHz?频率?50MHz)。这种可编程性可以满足各种不同的Pnel的宽电源时序要求。 6.3 Pnel 界面驱动电流 如前面提到的，gmZN1对TFT Pnel界面配有输出衰减器。三组Pnel界面衰减器(Pnel时钟、数据、 和控制)可以独立控制和用“PI Clls”编程。详细参照PI参考。 值(4位) 驱动电流(m) 0 三种状态条件输出 1 2m 2 4m 3 6m 4 8m 5 10m 6 12m 7 14m 8 16m 9 18m 10、11、12、13、14、15 20m ,、 主界面 gmZN1主微处理器界面有两个操作模式:gmB120兼容模式、四位串联界面模式。 gmB120兼容模式(MFB6(pin106)没接下拉电阻):四个信号(一个数位组成)、一个帧同步信号、一时钟 信号和一中断请求信号(IRQ)。 四位串联界面模式(MFB6(pin106)接10K下拉电阻):和gmB120兼容模式一样，增加三个数位使四数位 可以输送到每个时钟沿。 当处理器配置4位主界面时，MFB9:7=HDT3:1、HDT=HDT0(说明、读、写数据的数据命令 分别为D3:0、D7:4、D11:8)，脉冲模式操作随后用三个时钟来输送每一12位数据。 在以上两个模式中，resetpin在被拉低时，可以把处理器设定为一个可辩识的状态。为了完成这个 步骤，CVDD稳定(+3.15~+3.45V)后，RESETn pin周期必须小于100ns。 在HFS输入衰减器上，gmZN1处理器有一下拉电阻(on-chip),所以不需要外部下拉。在微控制器使驱动 升高之前，信号将保持低电平。 7.1 串联通讯协议 在微控制器和gmZN1的串联通讯中，前者总是做为起始器，后者则为终止器。GmZN1处理器的 串联通道的协议如以下的Timing 图表: 下表为gmZN1的串联通道规格: 参数 最小 典型 最大 词大小 12位 HCLK低电平到HFS高电平(t1) 100ns HFS低电平到HCLK中止(t2) 100ns HDT读写周期(t3) 1 HCLK周期 1 HCLK周期 HCLK周期(t4) 100ns 数据安装时间(t5) 25ns 数据固定时间(t6) 25 ns 无效数据到有效数据过渡时间 5ns 10 在读取数据的过程中,微控制器(起始器)会发出一个持续12HCLKs的指示信息给gmZN1，当所有的信 息发出后，微控制器必须停止输送信息，直至HCLK的下一个上升沿。gmZN1将在HCLK的第13个上升沿开始驱动数据。串联主界面数据输送格式: 2位 10位 12位 命令 地址 数据 命令: 01=读 00=写 1x=存储 注:当处理器被设置成4位主界面时，MFB9:7=HDT3:1,HDT=HDT0,命令和地址信息按 dress1:0+Commnd1:0、dress5:2、dress9:6，数据信息按Dt3:0、Dt7:4、Dt11:8 进行调用。这样，在这个模式中HDT pin携带Commnd0、ddress2、ddress6、Dt0、 Dt4和Dt8。 在gmZN1的参考板上，微控制器在程序的控制下使HCLK和HDT的通线连接更为紧密,且Genesis 微处理器提供的“PI clls”使的微控制器和gmZN1之间的通讯更为流畅。具体细节详见PI参考手册。 7.2 多功能总线(MFB) 多功能总线提供了另外的12pins来用于一般的输入和输出(GPIO)，其每一个Pin都可以被设置成输入或输出。 MFB的,,,pins有特殊的功能: 当MFB6(有一内部下拉电阻)连接10K的下拉电阻时，MFB9:7=HDT3:1 当MFB5(有一内部下拉电阻)连接10K的下拉电阻时，可以在XTL和TCLK之间连一晶体管来代替 TCLK输入所用的外置振荡器。 注:多功能总线的所有pins 都是内部下拉式。 ,、 OSD控制 GmZN1处理器内置了一带有“集成字体ROM”的OSD控制器，其也支持一外部OSD控制器来满足显示器厂家设定用户界面。OSD的窗口可以设在Pnel的任意位置。 ,.1 OSD颜色变址 OSD的内部和外部显示是用16个SRM位置块来编制颜色， D3:0 8.2 On_Chip OSD控制器 内置OSD由一1536*12位的SRM块和一1024*12 ROM组成，当ROM用来存储56种普通字符时，SRM则 用来存取字体数据和字符代码。字体数据为12*18像素矩阵，一个像素为一位且从零地址开始。字符代码从任意一个偏移量开始，且比上一已经写入字体数据的位置块来得更大。程序员必须保证字体数据和特征代码不会重叠，这就使得在任何时候单一字体和全部特征显示总是在屏幕上交替显示。例如:可以配置98种字体(56个在ROM,42个在SRM中)和768特征显示(24*32)。 o GmZN1的on-chip OSD 也可以支持图象(portrit)模式(此时LCD显示器的屏幕旋转90),所有的字体(大 小为12*12)是从SRM中读取，因为此时ROM用来存储lndscpe模式的字体。Lndscpe模式的SRM分成字体存储区域和字符代码区域。例如:RM可以存64种字体，而768特征显示(如:24*32)仍可显示。 第一个特征显示(窗口左上角)所读取的SRM的第一个地址也可以编程预设，其有一16位的地址解析 度(其中8位为12位SRM地址的前8位)，12位的特征代码如下: D6:0 字体变址的选择，这是字体位的第一行的前7位 D8:7 背景颜色，00=bcolor0,01=bcolor1,10=bcolor2,11=trnsprent bckground D10:9 前景颜色(0,1,2或3) D11 设为1时闪烁启动，0时闪烁中止 虽然OSD颜色变址提供了16色的空间，但内部OSD只用到7种:3种背景颜色、4种前景颜色。 闪烁率取决于是32或64帧周期，负载周期可以选择25/75%、50/50%、75/25%。两位背景和前景取决于 颜色的选择(没有间接的“查寻”，即没有TMSK功能)。在主界面100h- 1FFh的OSD存储器中， ROM/SRM的2560个地址变址成10段地址块，且由一4位寄存器来选择段并变址到主R/W页中。 字符单元的高度和宽度可以预设为5~66像素和 2~65行。和字符单元左上角像素相对应的字体位变址的 X/Y偏差也可设为0~63(像素或行)。在字符/行中，OSD窗口的高度和宽度可以可以设成1~64。 OSD窗口左上角的开始X/Y位置可以设为0~2047，SRM存储单元可定位一个窗口边界(四面宽度相等) 或一阴影区域(窗口底部和右边)为RGB444。边界的宽度可设为1、2、4、或8像素/行。具体如下图: OSD_V开始 字体Y偏差 字体单元宽度 字体单元高度 OSD_H开始 字体X开始 B C OSD高度 OSD窗口位置 OSD_H开始:从像素数0~2047开始 OSD_V开始:从行数0~2047开始 字体X偏差:字体单元中，从离字体左像素数0~63开始 字体Y偏差:字体单元中，从离字体顶行数0~63开始 字体单元宽度:单元宽度5~66像素 字体单元高度:单元高度2~65行 OSD宽度:OSD窗口宽度为1~64字符 OSD宽度:OSD窗口宽度为1~64字符 OSD宽度*OSD高度<=32(1*32、2*16、3*10、4*8、5*5、6*5等) 字体大小=12像素*1,行 OSD位置可编程性: 参数 范围 参考点 OSD窗口水平开始位置 0~2047像素 行脉冲末端(内部信号) OSD窗口垂直开始位置 0~2047行 帧脉冲末端(内部信号) 字体X偏差 0~63像素 屏幕的左上角 字体Y偏差 0~63行 屏幕的左上角 字体单元宽度 5~66像素 字体单元高度 2~65行 OSD窗口宽度 1~64字符 OSD窗口高度 1~64字符 OSD窗口宽度*OSD窗口0~32字符位置(长方形或正方 高度 形) 字体大小 12像素*18行 每一行字体数据D11:0显示顺序为D11开始D,结束，OSD的参考点(水平和垂直Timing的Pnel显示启动开始点)总是pnel显示器的左上角。 OSD显示的第一个像素位置(包括任何边界)由OSD窗口开始位置来设定，这样，如果边界启动， OSD字符显示的开始点就是参照离边界宽,高位置。 为了使OSD更加明显，用户可以选择光学阴影(,D效果)，其特征和B120相同。这样，其产生一同 样宽度和高度且密度减半的区域，但右/下偏差为8像素/行(边缘宽度设定没有影响)。OSD的前景和背景 颜色总是盖住了“阴影”的OSD窗口区域，但OSD中透明背景像素的密度将是Pnel数据的一半。“阴影” 不会改变任何Pnel背景颜色的密度，边缘和阴影是相互独立的，所以同时只能选择一个。 OSD窗口不受扫描操作的影响，即不管扫描动作是否执行其大小都不变。 8.3 内置OSD字体 为了减少外部存储，gmZN1在on-chip ROM中存储了一组通用的字符。ROM通过位数据来表达字体， 所以这些是一组除了Q、W、Y的字母和数字混合编排的字符。 8.4 外部OSD支持 由于有些显示器厂家希望使用自己特定的用户界面或从感觉、视觉上和一些旧设备相兼容，gmZN1提 供了一外部OSD控制器，其使用于纯平面板显示器且有一像素时钟输入Pin支持。当其是on-chip OSD的一 事例时，OSD窗口的大小不受扫描的影响。 外部OSD控制器和gmZN1的联系如下图: GmZN1 pin 名称 外部OSD控制器Pin 极性 位置 (pin# ,in/out) (in/out) OSD-HREF(#115,输出) HSync(输入) 可编程的 在水平blnking(消影)周期 OSD-VREF(#116,输出) Vsync(输入) 可编程的 在垂直blnking(消影)周期 OSD-CLK(#117,输出) 像素时钟(输入) 水平:N 像素HREF后的M OSD窗口指示器(输OSD-CLK周期。 OSD-FSW(#122,输入) 可编程的 入) 垂直:N’ 行VREF后的M’ HREF脉冲。 OSD-DT[3:0] 强度，R,G,B(输出) (#118~#121,输入) 由外部OSD控制器得来的四位数据，成了16个完整OSD查询表(12位)中的一员。 外部OSD界面数据锁存Timing DCLK(gmZn1内部时钟) OSD-CLK延迟 OSD-CLK周期时间 OSD-CLK(到OSD处理器) OSD处理器输出延迟 安装 固定 OSD-FSW(来自OSD处理器) OSD-Dt3:0(来自OSD处理器) OSD-CLK延迟=3ns(缺省) 可另外增加0~12ns OSD-FSW/OSD-DT 安装和固定时间=1.5ns(最小) OSD-CLK周期=95MHz(最大) 当外部OSD控制器界面启动时，来自OSD LUT的资料显示在TFT Pnel上。输出到OSD控制处理器上的 OSD-CLK来自DCLK，其时钟频率和Pnel频率相同(2pixels/clock 时是两倍)。最大的频率是120MHz。 在DCLK的上升沿，gmZN1将锁住OSD数据和OSD-FSW信号。为使OSD-Dt和OSD-FSW信号的安装 /固定时间最大，OSD-CLK可以延迟6ns。 参数 最小 典型 最大 OSD-CLK频率 95MHz OSD-FSW/OSD-DT安装时间 1.5ns OSD-FSW/OSD-DT固定时间 1.5ns OSD-CLK延迟(从DCLK) 0~5.6ns,增值设为800-ps OSD-HREF延迟(从DCLK) 0~12ns,增值设为800-ps OSD-CLK/DCLK比率 1/4x,1/2x,1x 外部OSD窗口位置参考OSD-HREF沿和OSD-VREF沿，水平开始位置按照OSD-CLK的脉冲数，垂直开 始位置按照OSD-HREF的脉冲数，所有的这些数必须事先编入外部OSD控制器处理器中。 OSD-HREF和OSD-VREF的轨迹沿总是定位在显示周期的开始阶段，这样，外部OSD窗口位置和输入 的分辨率和刷新率无关。 确立和配置外部OSD界面及写入OSD LUT都由PI指令完成。 9、 On-chip TCLK振荡器 GmZN1 on-chip TCLK 振荡回路是一常用的设计回路，用来使外部振荡器和外部晶体共鸣器产生一参 考频率源给gmZN1设备。当使用外部晶体共鸣器时，振荡回路将提供一非常小的抖动和低谐波时钟给 gmZN1中心回路。On-chip 振荡回路也可使晶体的过激励降到最小，其会使晶体的寿命降低。 TCLK规格 频率 20MHz到50MHz 抖动 250ps(最大) 上升时间 5ns 负载周期 40-60ns 9.1 外部振荡模式 TCLK回路操作的第一个模式是外部振荡模式，当gmZN1重新设定时，MFB5的状态作为样品。其为 高电位Vdd(此pin接有一60Kohm的上拉电阻)时，外部振荡器启动。此时，内部振荡回路中止且和TCLK连 接的外部振荡信号将被输送到内部时钟缓冲区，如下图所示: Vdd 20到50MHz gmZN1 TCLK OSC_OUT Pin141 TCLK分配器 振荡器 接地 XTL Pin 142 内部振荡器 MFB5 外部振荡器启动 Pin107 逻辑重启状态 9.2 内部振荡模式 TCLK回路操作的第二个模式是内部振荡模式，当gmZN1重新设定时，MFB5(pin107)的状态作为参考。 如果此pin直接对地或通过下拉电阻和地连接时被地拉低时，内部振荡器开启。下拉电阻的最大值为 15KOHm。在此模式，外部晶体共鸣器和适当容量的负载电容C和C连接在XTL(pin142)和TCLK(pin141)之L1L2 间。C和C的大小是由晶体制造商的规格、gmZN1附加补偿电容及打印回路板路径(printed circuit L1L2 bord trces)来决定的。Vdd的大小用来限制了负载电容,这种连接相对于负载电容直接接地，提高了 电源的抑制率。 Vdd gmZN1 CL1 Vdd TCLK Pin141 XTL 100K 180u OSC_OUT Vdd CL2 Pin142 Vdd TCLK 分配器 内部上拉电阻 ~60K 逻辑重启状态 MFB5 内部振荡器启动 Pin107 10K 内部振荡器 3.3V ~2V 峰峰值250~1000mV time 内部振荡器输出TCLK 振荡回路输出TCLK(pin141)波形是有2V偏压的类似正弦波。输出的电压峰峰值(250~1000mV),主要取决 于外部晶振的具体特征和振荡器的特征，另通过输出端连接一比较器使正弦波转换为方波。比较器需要一最 小峰峰值为50mV的信号来功能矫正，其输出是缓冲区，后分配给gmZN1回路。 Vdd Cex1 Cesd Cpcb Cpin Cpd 内部振荡器 TCLK pin141 Cshunt Vdd Cex2 Cpcb Cpin Cpd Cesd CL1= Cex1+Cpcb+Cpin+Cpd+Cesd CL2= Cex1+Cpcb+Cpin+Cpd+Cesd C=((C* C)/( C+ C))+ C lodL1L2L1L2shunt XTL和TCLK之间的分流电容C是有效电容，容值为9pF。C和 C是外负载电容Cex、PCB板电容shuntL1L2Cpcb、脚电容Cpin、衰减电容Cpd、ESD保护电容Cesd。Cex的值必须按附加的值计算得来。 Cpcb ~Lyout 决定。大约2pF到10pF Cpin ~1.1pF Cpcb ~1pF Cesd~5.3pF C ~9pF shunt 在使用外晶振时须注意振荡回路的细节，因为存在潜在的启动问，所以C的值不能超出厂家的规格。lod另外，使用外晶振应该是一平行共振剪辑和串联电阻的值必须小于90Ohm.